FD-SOI，卷土重来

来源：半导体行业观察

如今谈起晶圆工艺，大家提及的往往是日趋成熟的Fin-FET，抑或是尚出于完善阶段的GAA，台积电、三星、英特尔……无数厂商都在为了这两种工艺前后奔忙，不过却鲜少有人知晓另一种与Fin-FET齐名的工艺。

2000年，著名的“FinFET”之父胡正明在美国加州大学领导了一个研究小组，当时大家已经对摩尔定律的未来感到悲观，而他们的研究目标就是再续摩尔定律，让CMOS技术拓展到25nm及以下领域。

当时的研究发现，当栅极长度逼近20nm大关时，对电流控制能力急剧下降，漏电率相应提高，传统的平面MOSFET结构中，不再适用旧技术，到2010年时，Bulk CMOS（体硅）工艺技术会在20nm走到尽头。

胡正明在当时想到了两种解决方法，其中一种方法是将窄通道像鲨鱼鳍一样在基片上方垂直延伸，栅极可以三面环绕通道，而不是仅在通道上方，从而让栅极更好地控制电荷的流动。这种结构被称为FinFET。

而另一种想法却截然不同，是在晶体管下面的硅中埋入一绝缘层，使电荷难以溜过栅极。这种设计后来被称为全耗尽绝缘体上硅FD-SOI（fully depleted silicon-on-insulator）。

这项技术主要依赖于两项技术创新。首先，在衬底上面制作一个超薄的埋氧层。然后，用一个非常薄的硅膜制作晶体管沟道。因为沟道非常薄，无需对通道进行掺杂工序，耗尽层充满整个沟道区，即全耗尽型晶体管。

从结构上看，FD-SOI晶体管的静电特性优于传统体硅技术。埋氧层可以降低源极和漏极之间的寄生电容，还能有效地抑制电子从源极流向漏极，从而大幅降低导致性能下降的漏电流。由于FD-SOI晶体管结构及其超薄绝缘层，偏置电路的效率更高。而且，埋氧层的存在允许施加更高的偏置电压，使晶体管动态控制取得突破性进步。

2011年，英特尔推出其第一代FinFET工艺产品——22nm的Ive Bridge处理器，2013年11月，台积电成功试产16nm FinFET，同时期的FD-SOI却还停留在相对小众的阶段。

不过，随着制程工艺的不断迭代，FD-SOI在近两年又成为了大家的焦点，甚至还屡屡登上了半导体新闻的版面，到底是谁带火了这项工艺呢 ？

    受益于物联网的FD-SOI

早期的 FD-SOI 技术缺少商用的FD-SOI 衬底，直到2006 年 Soitec 研发出满足商用的高质量 FD-SOI 衬底之后，意法半导体联合 Leti、Soitec 开发出基于 28nm 节点的 FD-SOI 晶体管，实现了真正的 FD-SOI 器件的制备。

不过虽然取得了一定的关键技术突破，但没有出现具有市场竞争力的产品，代表性的仅是 Oki Electric 采用 FD-SOI 技术开发出用于低功耗手表的微控制器，但在2007 年 SOI 联盟成立后，也有越来越多公司选择FD-SOI 技术，开始逐步走向商业化的道路。

而近两年物联网市场的火热，也为FD-SOI催生出了更多应用机会。

事实上，即使在摩尔定律近年受到压力之前，数字的扩展效益也往往优于模拟，新的结构往往会引入寄生效应和工艺变化，从而增加模拟设计人员的难度，而这种情况在块状 CMOS 中尤为明显，通常被归类为 SCE（短沟道效应）。

当今的 SoC 设计大多是数字设计，因此模拟设计人员和模拟 IP 提供商必须采用对数字 客户最有意义的工艺进行设计，截至目前，Bulk CMOS 仍是当今的主流工艺，历来是低成本的选择，而突然转到FinFET 技术上，不仅是技术挑战，也是一项经济挑战，对于生命周期较短、产量较小的产品来说，成本已经高昂到难以承受的地步。

而物联网市场的出现开辟了一系列大型垂直市场——消费、工业、医疗、智能家居和可穿戴设备，新一代物联网产品需要将上市时间、低功耗、片上闪存、互连 IO 和射频/模拟进行适当组合，与FinFET 相比，FD-SOI 提供了实现更高性能、更低功耗、更低成本的组合，更加经济实惠的它开始受到重视，重新出现在了大家的视线当中。

回顾2016年，面对研发和资本投入成本呈指数级别增长的情况，众多代工厂的客户群正在面临一场重大抉择。当时，众多Fabless公司都表示采用FinFET技术的成本太高，而且模拟和混合信号设计不太需要FinFET。

作为参照，彼时的16nm/14nm芯片的平均设计成本约为8000万美元，而28nm平面技术（以Bulk CMOS为代表）的平均设计成本为3000万美元。

美国类芯片设计公司 Sigma Designs当时表示，综合考虑到产品的性能、功耗、上市周期等等，他们不会走FinFET路线。对于很多主打物联网和射频芯片的公司来讲，28nm成为了当时性价比最高的开发平台。

如此看来，FD-SOI有望承接FinFET拱手让出的庞大市场，不过尽管格芯联手ST，NXP等大力发展这项技术，还拉拢了三星、索尼、瑞萨等作为盟友，但在28nm工艺节点上，台积电在生态圈和技术成熟度上的优势实在太大，这也导致了FD-SOI在成本控制上依旧不够理想。

简单来讲，没有足够的生产规模，导致原本的成本优势被消弭，尤其是在台积电推出了28ULP CMOS低功耗技术后，用FD-SOI能做的，台积电不用FD-SOI也能做得到，价格反而更具优势，这一点对于采用FD-SOI技术的厂商来说尤为致命。

但展望未来，越来越多的厂商开始支持FD-SOI，一旦形成集群效应，不止是28nm和22nm这样的成熟，下探至10nm都会具备一定的成本优势，而物联网市场也能受益于此，用更低功耗的芯片完成更复杂的工作。

    FD-SOI技术的优越性

目前，SOI技术根据埋氧化层 (BOX) 的厚度和沟道单晶硅的厚度分为两种类型：部分耗尽型 SOI (PD-SOI) 和完全耗尽型 SOI (FD-SOI)，我们可以从三星电子的一篇技术文章分析中一瞥这两种SOI类型的优劣之初。

PD-SOI 即传统的SOI技术，适用于功率器件等模拟产品，沟道的单晶硅厚度在 50nm-100nm 之间，BOX 的厚度在 100-200nm 之间,与体型晶体管相比，它的优点是能阻断通过结点的漏电流，同时还能减少源极、漏极和本体之间产生的电容。

但PD-SOI的劣势也相当明显，基底上没有施加电压，因此会产生浮体效应。电子向漏极移动，但热载流子效应产生的空穴却无处可去，只能积聚在沟道硅中。这就导致在沟道硅上施加正电压，从而产生磁滞现象--铁磁材料的磁化滞后于磁场的变化--与初始运行前的状态相比，器件运行后的特性发生了变化。此外，当累积的空穴数量达到一定水平时，正电压会降低器件的阈值电压（Vth），导致器件关断时的关断电流增大，当漏极电流从 Vth 降低处突然增大时，就会产生扭结效应。

而FD-SOI相较于PD-SOI来说，它的结构种具有超薄的沟道硅，被称为超薄体 (UTB) SOI，主体厚度约为 10 纳米，BOX 厚度为 20-25 纳米。沟道硅的薄度使其成为全耗尽器件（FDD）成为可能，从而形成一个完全耗尽的电荷层。

在 FDD 中，栅极对沟道的控制能力更强，可以减少短沟道效应，即随着源极和漏极之间的距离减小，沟道中的漏电流会增大。一般来说，FDD 的关键方法是减少沟道硅的厚度。也有类似的技术，例如鳍式场效应晶体管（FinFET）或全栅极（GAA），但由于其三维结构，复杂性较高，而 FD-SOI 具有二维平面结构，技术难度相对较小，可以更快推出。

而Vth 是栅极上的电压，用于开启晶体管，因此高 Vth 需要更大的栅极电压才能保持器件开启，而低 Vth 则会导致沟道漏电流在不完全关断状态下流动。这就是将 Vth 保持在合理水平的原因。

FD-SOI的优势也正在于此，栅极对沟道的更好控制，从而减少短沟道效应，最终无需掺杂来弥补 Vth 值的下降，或者至少可以将掺杂浓度降至较低水平。这可以提高载流子的迁移率，因为载流子和杂质之间的散射（由于掺杂）被阻止了，它还能减少随着杂质数量的增加而出现的随机掺杂波动引起的 Vth 波动。

不过，FD-SOI 目前确实存在自热效应的限制。由于用于绝缘的 BOX 是一种极好的绝缘体（SiO2），因此很难将运行过程中产生的热量散发出去。因此，本体温度会升高，器件的迁移率会降低，从而导致沟道电流减小。

总体来说，FD-SOI很好地解决了PD-SOI之中存在的既有问题，且由于是平面工艺，不需要花费更多成本来进行迁移，是未来功率半导体向前发展的最合适选择之一。

     那些FD-SOI厂商

首先需要明确的是，目前全球有三家公司具备FD-SOI代工能力，分别是意法半导体、三星和格芯。

先来说意法半导体，2012年，意法半导体宣布其克罗勒工厂已经具备28nm FD-SOI制程量产能力，是首个商业化代工FD-SOI的公司，其分别于2012年和2014年将FDSOI工艺授权给格芯和三星。

2018年，意法半导体宣布选定格芯22nm FD-SOI技术平台，采用格芯可量产的22FDX工艺和生态系统，为未来智能系统提供第二代FD-SOI解决方案，与格芯在FD-SOI技术的发展上基本达成了一致。

再来说GF格芯，作为FD-SOI制造技术的推动者，获得意法半导体授权后，2017年在原来的基础上发布了22 nm FD-SOI代工平台，截至2020年年底已实现营收45 亿美元，交付芯片超过3.5 亿颗。

2018年，格芯投产12 nm FD-SOI代工平台，该平台生产的产品几乎拥有10 nm FinFET 工艺产品同等的性能，功耗和生产成本比16 nm FinFET工艺产品还低，需要注意的是，格芯曾宣布将独立开发7nm制程FD-SOI技术，但之前已宣布正式放弃。

值得一提的是，在去年7月，ST和GF联合宣布，双方将在法国克罗尔现有的意法半导体 300 毫米工厂附近创建一家新的联合运营的 300 毫米半导体制造工厂。该工厂的目标是到 2026 年全面提高产能，全面扩建时每年生产 620,000 片 300 毫米晶圆（约 42% ST 和约 58% GF）。按照他们在公告中所说，这个新设施将支持多种技术，特别是基于 FD-SOI 的技术，并将涵盖多种变体。其中包括格芯市场领先的 FDX 技术和意法半导体低至 18 纳米的综合技术路线图，预计在未来几十年内，汽车、物联网和移动应用对这些技术的需求仍然很高。

“我们的客户正在寻求广泛访问 22FDX 汽车和工业应用的能力。新工厂将包括 GF 专用代工产能，为我们的客户提供 GF 的独特创新，并将由 GF 人员进行现场管理。此次联合运营的新制造产能扩张利用了意法半导体克罗尔斯现有的设施基础设施，使格芯能够加速我们的增长，同时受益于规模经济，以高度资本效率的方式在我们差异化的 22FDX 平台上提供额外的产能，该平台已出货超过 10 亿颗芯片。通过这个合作，我们将扩大格芯在欧洲动态技术生态系统中的影响力，并巩固我们作为欧洲领先半导体代工厂的地位。”格芯首席执行官 Thomas Caulfield 博士说道。

最后是三星，2014年，三星与意法半导体签订28nm FD-SOI技术多资源制造全方位合作协议，授权三星在芯片量产中利用意法半导体的FD-SOI技术。同年，三星成功量产8Mb eMRAM，并利用28nm FD-SOI，在2019年成功量产首款商用eMRAM。

2019年，在三星推出首款商用eMRAM的同时即表示，MCU将是eMRAM的主要应用方向之一，未来将继续扩大其嵌入式非易失性内存产品，其中包括1gb eMRAM测试芯片，并计划使用其18FDS工艺制造eMRAM，以及更先进的基于FinFET的节点。

虽然格芯放弃了7nm FD-SOI，但欧洲尤其是法国并不想放弃这项目前自身尚处于领先地位的技术。

此外，据报道，法国CEA-Leti正计划新建一条工艺引导线，基于全耗尽绝缘体上硅(FD-SOI)技术开发10纳米低功耗工艺技术模块，该技术未来将进一步向7纳米拓展。该机构透露，FD-SOI新一代工艺将与18、22和28nm的现有设计兼容，并且还将包括嵌入式非易失性存储器(eNVM)工艺，该项目由法国政府独立于《欧盟芯片法案》提供资金。

在这些厂商的推动下，FD-SOI，迎来了新的契机。

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