一个非常简单的同步技术器：
module counter(clk, rst_n, cnt);
input clk;
input rst_n;
output[3:0] cnt;
reg[3:0] cnt;
always @(posedge clk) begin
if(!rst_n) begin cnt
问题补充: always @(posedge clk) begin
if(!rst_n) begin cnt
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