Altera在40nm：抖动、信号完整性、功耗和工艺达到最佳的收发器

　　1. 引言

　　在摩尔定律的推动下，半导体行业技术发展非常迅速，集成电路晶体管数量每两年翻倍，对器件或者系统之间的通信链路数据速率要求越来越高。而工艺节点的减小又促进了摩尔定律。减小体积可以在单位逻辑中容纳更多的功能，提高工作速率、逻辑密度和集成度，同时降低了。通常采用高级设计方法和工艺技术来提高数据速率，支持固网和无线通信、计算机、存储、军事应用以及广播电子系统发送接收大量数据，以满足不断增长的数据传输和带宽要求。

　　微处理器和FPGA等前沿产品采用了65-nm工艺技术。这些产品的后续型号将采用今年推出的45-nm或者40-nm工艺。更小的工艺尺寸意味着晶体管沟道长度减小，逻辑门之间的连接缩短，导致更快的开关时间以及更短的互联传送延迟。工艺节点减小有利于逻辑工作，针对功效进行优化，实现高密度、高速数据传输。

　　今天，通信和输入/输出(I/O)标准中大部分高级收发器的数据速率在5–6 Gbps范围内。例如，在众多标准中有网络通信的CEI/OIF 6G、2X XAUI (6.25 Gbps)，计算机I/O总线的PCIe 2.0 (5 Gbps)，存储区域网的SATA III/SAS II (6 Gbps)等。

　　® Stratix® IV GX FPGA基于40-nm技术。其内核逻辑架构具有570K逻辑单元(LE)，支持实现大规模SOC (芯片系统) FPGA设计和应用。高速收发器采用了四方拓扑结构，最多48个通道，数据速率高达8.5 G Gbps。总之，Altera的Stratix IV GX FPGA具有最高的密度，最好的性能以及最低的功耗。利用40-nm的优势，借助成熟的收发器和存储器接口技术，Stratix IV GX FPGA系统带宽是前所未有的，具有优异的。Stratix IV GX FPGA与HardCopy® IV ASIC相结合实现了FPGA和ASIC无缝原型开发的优势。

　　本文从技术上详细介绍Stratix IV GX FPGA的性能、容量和目标应用。“2. 高速链路的发展趋势和需求”涵盖了技术、市场和应用趋势以及高速收发器的需求，包括新的高速I/O接口标准 (PCI Express Generation 2 (PCIe 2.0)、Hyper Transport 3.0 (HT 3.0)、Interlaken、公共射频接口(CPRI)和SERDES帧接口Level 5 (SFI-5))。“3. 40-nm工艺节点和收发器”介绍Stratix IV GX FPGA的容量和性能，以及它是怎样满足甚至超越技术和标准要求的。“4. 体系结构”涉及到重要而又独特的容量、技术优势和性能标准，包括高速链路和收发器工艺节点，以及体系结构等。“5. 混合信号时钟恢复”讨论时钟恢复电路(CRC)。“6. 端到端均衡”介绍发射器和接收器均衡功能。“7. 高级时钟和时序发生”介绍各种类型的振荡器。“8. 功耗和抖动”讨论内置自测试抖动(BIST)、噪声、信号完整性和误码率(BER)、功耗管理和电源完整性、精确的时序发生电路，以及高速标准支持等。“9. 结论”对本文进行总结。