高效FPGA乘法器在无线基站中的使用

作者：时间：2008-06-18来源：慧聪网收藏

　　上变频/下变频概述

本文引用地址：http://www.amcfsurvey.com/article/84431.htm

　　如图2中上半部分描述的那样，DDC由以下器件组成：一个基于数控振荡器(NCO)的I/Q分离器，它通过两个混频器将来自射频部分的输入信号用正弦和余弦波进行调制；一个抽取部分，可以由3级FIR抽取滤波器或后接级联积分梳状(CIC)滤波器的FIR抽取滤波器进行配置。

图2：DDC/DUC结构。

　　图2中的DUC由以下器件组成：3级FIR内插滤波器或后面接FIR内插滤波器的CIC滤波器；一个基于NCO和两个混频器的I/Q混频器，其在I、Q输出信号到达射频部分前对它们进行解调。请记住，抽取用于采样删除以达到较低的采样率，而内插用于增加外推样本以提高采样率。

　　变频器的通用实现指南

　　DDC/DUC系统是一个需要大量乘法器的系统。抽取和内插滤波器通常由乘法器和加法器阵列实现，而混频功能就是一个乘法器。利用面积优化方法实现NCO要基于使用复数乘法器的相移。

　　克服需要大量乘法器的系统所带来的挑战首先是要分解和级联滤波器：

　　1. 一个抽取/内插系数为N的大型FIR抽取滤波器或FIR内插滤波器可以分解成两个或三个抽取/内插系数分别为N1、N2和N3的较小、较简单的级联滤波器。抽取/内插系数满足以下等式：

　　E8: N＝N1*N2*N3

　　2. 将FIR抽取滤波器或FIR内插滤波器分解成两个或三个独立滤波器可以减少实现整个滤波器所需的抽头总数。抽取或内插系数为N的单个滤波器需要大量的抽头(乘法器)才能满足基本的滤波器衰减和噪声特性要求。将滤波器分解成两个或三个更小和更简单的滤波器可以减少整个滤波系统的抽头数量。另外，第二和第三级联滤波器的较低采样率可以实现时间复用，从而进一步缩小实现的尺寸。

　　当滤波器阶数确定好后，还可以采取多种措施减少实际滤波器中的乘法器数量。下面将对此进行介绍。

表1：可减少WiMax系统设计中乘法器数量的四种技术。

　　三种专用于变频器的乘法器节省技术

　　1. 对称抽取和内插滤波器

　　系数对称的DDC抽取滤波器和DUC内插滤波器可以用来获得最多50%的乘法器节省效果。在对称条件下，n个抽头的FIR滤波器系数h(0)、h(1)、…、h(n)满足h(k)＝h(n－k){0≤k≤n}.

　　由于h(k)＝h(n－k)、h(k)与两个相关样本之和的乘积可以一次完成，因此所需乘法器的数量可以最多减少2倍(对于偶数个系数)。在FPGA中，可以利用低成本的逐位进位逻辑实现使用相同系数的两个数据样本的加法。

　　2. 通过分布式运算功能并利用EBR存储器块实现FIR滤波器

　　对乘法器密集应用(如DDC或DUC)来说，FPGA资源的高效使用特别重要。将存储器和LUT结构资源用作乘法器可以显著提升实现效率。EBR和这种结构的分布式存储器可以用作使用分布式存储器技术的FIR滤波器乘法器。分布式存储器技术也被称为软乘法技术，使用这种技术通常可以使FPGA器件中的乘法器数量增加2到5倍。

　　从图3可以看出如何使用EBR实现使用分布式算术技术的FIR滤波器。样本被串行移位进EBR地址总线。在EBR内部有一个预计算的结果乘法表以及带合适系数的各个输入样本比特(地址比特)总和。累加器将累加n个(n是样本比特分辨率)中间结果，并在n个时钟周期后提供完整的FIR滤波结果。

图3：将块存储器用作FIR乘法器。

　　3. CIC滤波器使用加法器而不是乘法器

　　用CIC乘法器代替某些内插/抽取FIR滤波器链部分是另一种减少实现所需乘法器数量的方法。CIC乘法器没??/下变频通常要求数百阶的大范围速率变化。高速率变化内插或抽取滤波器在硬件方面非常昂贵。CIC滤波器也被称为Hogenauer滤波器，可以用作低成本的高因数抽取或内插滤波器。它们可以用来在数字系统中取得任意的和很大的速率变化，并能够仅使用加法器和减法器高效实现。因为FPGA有很快的进位链用于实现加法器，因此CIC滤波器非常适合FPGA实现。积分器和梳状滤波器的结构与特性请参见表2。

表2：梳状滤波器和积分器的结构与特性。