CADENCE与Common Platform及ARM合作提供45纳米RTL-to-GDSII参考流程

　　全球电子设计创新企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布面向Common Platform™技术的45纳米参考流程将于2008年7月面向大众化推出。Cadence®与Common Platform技术公司包扩IBM、特许半导体制造公司和三星联合开发RTL-to-GDSII 45纳米流程，满足高级节点设计需要。该参考流程基于对应Common Power Format（CPF）的Cadence低功耗解决方案，而且还包含来自Cadence的关键可制造性设计（Design For Manufacturing ,DFM）技术。那些使用通用平台45纳米工艺设计大规模量产型消费电子产品、通信和移动电子设备的客户将会大幅节省功耗、提高良品率和加快上市时间。

　　该参考流程使用45纳米ARM®Physical IP低功耗库，让设计师可以使用不同的CPF文件和单个黄金RTL进行设计摸索和physical prototyping，实现低功耗架构的优化。它采用Cadence低功耗解决方案中的高级功率管理功能——包括power shut off prototyping, power domain-aware placement, clock tree synthesis and routing, multi-mode和multi-corner 分析与优化, 从而提供更高的生产效率，以及为高级设计极大地降低功耗。

　　“消费者对于便携式产品的需求正在加速，更长,更可靠的连接性成为必要。这就对优化功率管理机制的设计提出了更高的要求，”ARM物理IP部门市场部副总裁Tom Lantzsch说。“与Cadence合作，ARM可以全力帮助我们共同的客户，让他们开发出业界领先的嵌入式产品。作为本次合作的一部分，我们将会开始提供带有ARM Physical IP库的CPF视窗。带有Power Management Kit的45纳米ARM Physical IP面向Common Platform技术，这是我们与Cadence合作发展基于CPF的参考流程的再一次进步。”

　　作为这种45纳米参考流程的一部分，Cadence还提供一种晶圆厂认证的、基于模型的DFM分析和实现技术的综合套件，实现精确的硅片分析和物理设计优化。这些技术提供了对重要制造变化的精确的硅片建模和优化，可以被用于在设计实现时提高性能和物理良品率结果。在高级工艺节点上，传统设计流程无法再提供精确的可预测性，迫使设计师过于对其设计进行保护，或者冒着出现制造问题的风险。通过在实现流程中对关键制造工艺进行建模并提前优化，设计师可以减少总项目周期，并提高对芯片依照原计划顺利运作的信心。

　　这种45纳米参考流程是基于 Cadence Encounter®数字IC设计平台，用于注重DFM的预防、侦测与优化。它已经在Common Platform中得以演示，将导致光刻中良品率受限制(yield-limiting)的功能将可以通过使用Cadence Litho Physical Analyzer被迅速而精确地识别。这些基于模型的DFM结果被用于驱动Cadence SoC Encounter™ RTL-to-GDSII 系统，用于预防和重视制造性的设计闭合，而Cadence Chip Optimizer用于增量型基于空间的互连优化以及最终的可制造性优化。Cadence QRC Extractor提供了物理、制造和电气域之间的基本建模链接。DFM效应可以被提取，而时序影响可以被反推到物理实现阶段，进行精确的、基于模型的时序优化。

　　通过基于Common Platform的Cadence45纳米参考流程，让设计师能够重新实现制造的可预测性，这可以实现更高质量的芯片，可以更快实现量产化。

　　“低功耗设计与可制造性设计是客户采用Common Platform 45纳米工艺技术时面临的主要问题，”IBM的Common Platform副总裁Mark Ireland说。“为了解决这些问题，Common Platform的公司与Cadence的工程师合作，提供这种45纳米参考流程，从而得出了这种创新的、注重良品率的解决方案，并且使用CPF完美地实现其功耗意图。”

　　“这次Cadence与Common Platform之间的合作提供了为45纳米芯片准备的参考流程，寻找可预测的设计流程的工程师团队可以快速采用，实现更高的芯片质量，”Cadence公司Digital IC 以及Power Forward部门全球副总裁徐季平(Chi-Ping Hsu)说。“Cadence低功耗解决方案、DFM技术以及Common Platform 45纳米工艺技术的结合，为设计师提供了一个完整的解决方案，解决低功耗和高级工艺节点的复杂性与相互依赖的需要。”

　　Cadence 45纳米参考流程中的高级节点功能提供了“设计即所得”（ what you design is what you get, WYDIWYG）建模、高级低功耗技术和关键制造差异的优化，可以被用于改进设计阶段的成果。这有助于实现更快、功耗更低、更为精确的芯片。

　　供应情况

　　这种45纳米高级低功耗、良品率优化的参考流程将于7月推出，只要将请求通过电子邮件发送到 common_platform_45LP@cadence.com. 该参考流程工具包包含一个参考设计、资料和用于运行参考流程的脚本。