嵌入式系统中IP协议用ASIC器件电路设计

　　本文设计的IP协议硬件中，采取了上述两种方式综合的方法：在IP内设置相应数量RAM模块，这个RAM模块不仅是IP协议的数据RAM，同时也是应用系统和MAC层的通信缓冲区。通过握手线与微处理器和MAC层器件连接，握手线中的时钟信号控制IP协议器件中发送或接收流水线的工作节拍，使整个协议处理实现了并行操作。电路模块如图3所示。 

　　图 3 RAM控制逻辑

　　三、 流水线方式对电路延迟均匀要求的分析

　　硬件实现IP协议的特点是协议操作并行，所有协议操作的基本内容完全按照协议的执行内容并行完成。例如发送数据过程中数据的操作如下：

　　读入1字节-数据处理-发送1字节

　　读入1字节-数据处理-发送1字节

　　读入1字节-数据处理-发送1字节

　　……

　　为实现上述操作，除了需要使用外部触发信号作为统一时钟外，各部分电路延迟的误差还要受到相应的限制。 

　　IP协议的操作，就是对要传送的数据报进行相应处理，因此，电路是否正常由数据的稳定性决定。如果电路能在规定的时间内进入稳定状态，则数据在处理过程中就不会出现问题；否则，数据就会发生不确定性的变化，这种情况就叫作硬件电路的非正常操作结果。出现非正常操作结果的IP协议器件是不稳定的。

　　影响IP协议器件稳定性的因素是各级电路操作时间长度和触发时钟周期。从图4中可以看出，各级电路的操作时间长度必须小于触发信号周期，也就是说，必须在一个触发周期内完成本级电路的所有操作。根据有限状态机和时序逻辑电路理论可知，各级处理电路都必须是同步时序逻辑电路。另外，各级电路的操作时间长度取决于电路的级联层数和每级的时间延迟。由此可知，要保证IP协议器件工作稳定，必须同时满足如下2个条件：

　　（1） 各级模块电路处理时间必须小于最小触发周期；

　　（2） 各级模块电路内部延迟能满足处理时间要求。

　　作为硬件电路，其处理速度实际上就是数据在逻辑电路中的传输速度，因此，可以通过计算数据传输经过逻辑门的最大时间延迟，确定每级逻辑模块电路的工作时间。

　　在IP协议流水线操作中，设外部触发时钟周期为TCLK，各模块电路的传输延迟时间为ti，采用MOS器件的ASIC电路边沿动作时间均为tp，各模块内部传输经过N级电路，其中每一级的延迟为Δti，则每个模块电路的总延迟为

　　ti=NΔti

　　为保证器件工作稳定，需要有

　　TCLK>ti=NΔti

　　结束语

　　嵌入IP协议的微处理器或单片机系统是嵌入式网络技术应用的基本技术[2]，但工业设备采用软件嵌入IP协议存在无法并行处理或成本过高的缺点。本文针对工业设备对IP协议需要所设计的IP协议专用器件克服了这些不足，为工业设备提供了实用的、具有较高性能价格比的网络技术。任何数字化工业设备，都可以使用这个IP协议器件直接连接到基于IP的网络。

　　硬件实现的IP协议，其并行工作的数字电路系统必须保证数据处理的稳定性。根据有限状态机和时序逻辑电路理论，实现并行工作的各级处理电路都必须是同步时序逻辑电路。

　　使用ASCI技术设计IP协议属于硬件，是并行操作实现IP协议技术，不仅IP协议的执行不受软件和系统中断干扰，还具有一定的IP协议层抗干扰能力。由于ASIC实现的IP协议是一个专用数字硬件电路，只需要通过相应的控制信号就可以实现IP协议的功能，具有比较高的性能价格比。MES

　　参考文献

　　1 Douglas E C,David L S.Internetworking With TCP/IP Vol Ⅰ：Principles，Protocols and Architecture.Second Edition.Department of Computer Science Purdue U

　　2 Gary R W,W Richard S.TCP/IP Illustrated，volume 2：The Implementation.Addison Wesley Publishing Company，1995

　　3 嵌入式系统论文集.中嵌入式系统主题研讨会，2000