一种ARM+DSP协作架构的FPGA验证实现

　　3.4 软硬件协同验证

　　软硬件协同验证是较好的验证方式（或调试方式），二者都是为了保证系统功能和结构正确的有效手段。在整个FPGA系统实现过程中，非常有必要结合前端软件仿真波形来参照调试系统各个环节的功能运行情况，这样可以大大简化研发进程，有效地缩短调试周期。可以说，如果不结合前端软件仿真波形来协同验证的话，要想实现一个较为复杂的体系结构是非常困难的。

　　一般而言，对于这样一个较为复杂的体系结构需要先进行前端RTL代码的软件仿真，因为前端仿真对于纠正RTL级代码以及功能方面的错误是非常方便的，而且它所需要的验证周期和纠错难度比硬件的FPGA验证要有利得多。但是FPGA硬件验证，其真实性又是非常可靠的。所以验证波形完全调试通过之后，可以非常有效地指导FPGA的实现。当FPGA在调试某项功能时出现了问题，可以通过逻辑分析仪将可疑端口节点出来的观测点波形导出来对照软件仿真波形来查找问题，这是一种非常有效的手段。

　　3.5 Demo演示速度的调整

　　目前，开发板选用的晶振频率为24MHz，稳定的演示版本速度能够达到28帧/秒，为人眼所能接受的连续视频速度，效果已经相当好。这是经过了各种调试才达到的效果。主要原因在于考虑比较周全：DMA在传输图像序列的时候，所用到的FIFO在设计之初就考虑到了FPGA的容量和利用率，认识到其容量有限，在现有的FIFO容量下，要想调整到一个DMA与PC机双方网口传输速度的精确状态不太容易，如果运行速度太快，交互同步不准确，就会有丢包的现象发生；如果为了更方便的调试和达到更好的速度性能，可以选用更大容量的FPGA，设计更大容量的FIFO，这样每一次图像传输就可以传送更多的图像数据，减少DMA搬运的次数，传输双方的交互过程较为容易控制。表1给出了从开始演示速度不理想到较为理想所做的调整过程。从表1中可以看出，单独调整晶振频率，速度提升并不明显。这说明了速度瓶颈不在硬件代码性能上，关键在于演示界面的软件代码、ARM的Cache打开与否以及图像搬运的速度三方面。同时还可以看出Cache的打开对于速度影响很大，说明ARM的取指速度受到影响。目前ARM的运行指令是放在Flash中，如果改成从SRAM中取指，估计效果会更加理想。

　　从以上分析可见，ARM在整个设计中所起的主要作用是控制图像的输入输出，以及循环控制DSP Core的运行停止等状态；DSP Core的主要作用是处理运算应用程序，计算小目标识别程序。这样既分工又合作，能够充分发挥ARM的控制功能以及DSP Core的数字运算处理功能。

　　与此同时，由于ARM在整个设计当中主要起到一些辅助的控制作用，ARM922T的一些扩展DSP运算功能没有用到，如果综合考虑到成本和性价比等因素，可以考虑采用ARM7硬核、NIOS 或其他形式的软核替代。

　　参考文献

　　[1] FURBER S,田泽,于敦山.ARM SOC体系结构.盛世敏,译.北京：北京航空航天大学出版社,2002.

　　[2] CSCHWIND M． FPGA prototyping of a RISC processor core for embedded applications． IEEE Transactions on Very Large Scale Integration(VLSI)Systems，2001,9(2).

　　[3] Hardware Reference Manual Version 3.1. www.altera.com 2002-11.