SVPWM信号发生器的VHDL实现

　　以A相桥臂为例(另外两相桥臂的控制方法与A相桥臂类似)，状态机进程启动后，基准计数器开始计时，比较器实时比较计数器当前值和比较器内部预存的时间。计数器的一个工作周期可以分为三个阶段：

　　1)计数器当前值小于输入时间TIME1_A时．状态机处于"00"态．A相上桥臂输出为'1'；

　　2)计数器当前值大于等于输入时间TIME1_A而小于TIME1_A与TIME0_A的和时，状态机处于"01"态，A相上桥臂输出为'0'；

　　3)计数器当前值大于等于TIME1_A与TIME0_A的和时，状态机处于"10"态，A相上桥臂输出为'1'。

　　如果状态机处于非法状态"11"，则图2中管脚A和NOTA输出为高阻态。

　　仿真结果

　　利用MAX+PLUS II软件对本设计的逻辑功能进行仿真验证，仿真时间为0～120us，时钟频率为1MHz。

　　采用EPM3256ATC144-7FPGA芯片进行逻辑编程后，共占用166个逻辑单元，芯片利用率为64%，具有较大的扩展空间。仿真结果如图4所示。

　　图4中输出信号A和NOTA，B和和NOTB，C和NOTC分别代表桥式电路3组互补开关的驱动命令，输入信号time1_A、time1_B、time1_C和time0_A，time0_B、time0_C分别代表各开关高低电平状态的保持时间。通过仿真波形可以看到，FPGA实现了空间矢量的转换，开关的状态保持时间取决于输入信号time0_A、time0_B、time0_C和time1_A、time1_B、time1_C，完全实现了时间信号到触发信号的转换。而且，A相桥臂有效地抵抗了外界干扰，没有受到输入时间信号突变的影响，表明SVPWM信号发生器具有良好的抗干扰能力。

　　结语

　　本文用VHDL硬件描述语言设计了一种由锁存器阵列和有限状态机构成的SVPWM信号发生器，该信号发生器不仅成功实现了输入时间信号到SVPWM触发信号的转换，而且具有良好的抗干扰能力。此外，其并行处理结构可以保证三相桥臂开关同时动作，有效地提升了控制系统的整体性能。由于SVPWM信号发生器是用VHDL硬件描述语言实现的IP核．因而可简便地应用于逆变器控制系统中。