使用ISE设计工具优化FPGA的功耗

　　自从Xilinx公司推出FPGA二十多年来，研发工作大大提高了FPGA的速度和面积效率，缩小了FPGA与ASIC之间的差距，使FPGA成为实现数字电路的优选平台。今天，功耗日益成为FPGA供应商及其客户关注的问题。

　　降低FPGA功耗是降低封装和散热成本、提高器件可靠性以及打开移动电子设备等新兴市场之门的关键。

　　Xilinx在提供低功耗FPGA解决方案方面较有经验。本文说明如何应用计算机辅助设计(CAD)技术，如Xilinx ISE(集成软件环境)9.2i版本软件使功能有效降低。

　　CMOS电路中的功耗由静态(漏电)功耗和动态功耗两部分组成。动态功耗是由电路信号上的瞬变所致，由下式决定：

　　式中Ci表示信号i的电容;fi为“开关率”，表示信号i上的瞬变率;V是电源电压。

　　静态功耗是电路在静止、空闲状态下的功耗。工艺尺寸缩小(如65纳米工艺)意味着更低的电源电压和更小的晶体管尺寸，致使导线长度缩短、电容量减小以及总动态功耗降低。较小的工艺几何尺寸还意味着较短的晶体管沟道和较薄的栅极氧化层，致使静态功耗随着工艺尺寸缩小而增加。

　　FPGA的功耗

　　对于实现给定的逻辑电路而言，FPGA的可编程性和灵活性使其功耗效率比定制ASIC要低。FPGA的配置电路和配置存储器要占用硅片面积，致使导线延长和互连电容增加。在FPGA中，预制金属导线段上附加的可编程布线开关产生互连，从而加重了信号产生的电容性负载。

　　FPGA中的动态功耗大部分消耗在可编程布线架构中。同理，静态功耗与晶体管总宽度成正比。FPGA的晶体管有相当一部分是互连架构，这是造成漏电流的主要因素。因此，互连架构应该是FPGA功耗优化的主要攻关目标。

　　当然，可以通过工艺技术、硬件架构或电路级修改来解决功耗问题。例如，Virtex-5 FPGA含有“对角线”互连资源，允许用较少的布线导体构成连接，从而减少互连电容。在晶体管级，Virtex-4和Virtex-5两种FPGA都是采用三氧化层工艺技术来抑制漏电流。根据其速度、功耗和可靠性要求，可以为每个晶体管使用三种氧化层厚度。与在标准FPGA架构中实现同样功能相比，扩大使用DSP和处理器等硬IP模块也可以降低功耗。

　　不必花费钱去更改硬件，也可以降低功耗。您可以通过新型的功率驱动的CAD算法和设计流程(如ISE9.2i软件中采纳的算法和设计流程)来解决功耗问题。

　　ISE9.2i设计工具的功耗优化

　　ISE9.2i软件在布局布线中包含功耗优化功能，并且通过一种后期布线技术来降低逻辑块的内部功耗。

　　布局

　　Xilinx布局器的核心算法采用了解析(数学)技术。这种算法从有重叠的初始设计布局开始，然后使用强化抽象法从高度拥挤区去除逻辑块，最终形成可行的无重叠布局。一旦完成解析布局，便在已布局的设计上运行交换式局部优化，以进一步细化布局。本布局器使用的传统成本函数按下式考虑导线长度和时间：

　　总成本=a