Cadence发布了一系列用于加快数字系统级芯片的新设计产品

今天在硅谷的CDNLive!用户会议上，Cadence向领先的半导体设计者和经理们展示了自己的45nm设计流程。其对应的产品Cadence Encounter®数字IC设计平台7.1版本将于今年10月发布。

“在极为精细的工艺尺寸下，传统设计流程已经无法提供精确的可预测性，这迫使设计师要么过度限制他们的设计，要么承担可制造性问题的风险，”Cadence DFM市场部副总裁Mike McAweeney说。“通过在实现流程中对一些主要的制造过程进行建模以及提前优化，我们正在降低总体设计时间，并提高设计师对于芯片可按照设计意图运作的信心。通过这种技术，Cadence带来了‘设计即所得’的能力，让设计师重新获得制造可预测性。”

实现：高级硅工艺的设计纠正

标准的IC设计需要考虑的事项通常都是制造的多变性，这可能会导致良品率遭到巨大影响。过去这些问题通过保守的“物理设计规则”来避免，它可以防止实现流程做出任何可能存在风险的结构。然而，在65纳米乃至45纳米以及更高级的工艺节点下，所需的“规则”将过于保守，以至于会严重限制IC性能，以及不必要地提高芯片面积——而这仍然无法避免所有问题。

Cadence这次发布的新技术为高级工艺节点设计制定了新的方案，它超越了“规则”，直接对制造过程中的一些主要部分进行建模——例如光刻法、化学机械抛光（CMP）、以及随机变化，并使用这些模型通过预防、分析与优化过程做出准确的可制造型设计。

为防止SoC应用中的光刻违例，Cadence NanoRoute®布线器加入了新的技术，能够避免布线中总的光刻错误，可立即将光刻“热点”中的错误降低50～80%。Cadence Encounter QRC Extraction已增强用来支持高级工艺模型进行准确的统计寄生效应。对于全定制应用程序，Cadence Virtuoso®定制设计平台的新功能将“推荐的”规则作为起始点，进一步进行分析和优化。精确的光刻分析是通过Cadence光刻物理分析器（Cadence Litho Physical Analyzer）完成的，这是之前 Clear Shape Technologies公司的InShape技术，最近刚被Cadence收购。所有残留的光刻热点都是使用基于格点和基于图形的两种方式混合进行优化，后者可以实现极为精细的优化和互联改良。

这种技术的最终结果是在光掩模阶段不需要对设计进行过多的光刻修正——它实际上是已经被修正好了。

CMP和随机变化也是通过类似的方法进行管理，使用全新的Cadence CMP Predictor分析，使用智能金属填充和常用的多corner时序优化法进行优化。

制造签收：基于模型及统计时序分析

Cadence采用全套最终分析技术，能够保证设计在制造出来之后的功能准确性。关键的光刻和CMP部分是使用Cadence Litho Physical Analyzer和CMP Predictor进行分析。对于时序分析，则是采用Cadence Encounter Timing System GXL中全新的统计时序分析系统。

Encounter Timing System GXL比起多数65纳米设计流程使用的传统多corner时序分析主要有两大优势。首先，Encounter Timing System GXL避免了与“corners”相关的悲观性，其中有很多都是理论上可行但实际上可行性越来越低——这是典型的非“设计即所得”的症状。其次，Encounter Timing System GXL比起其他的工具只要用很少的时间就可以在多种情景下分析时序。

“工艺的变化性是我们在进行次65纳米设计时碰到的主要问题，当今基于corner的设计流程过于悲观，已经导致芯片性能降低，”日本半导体技术学院研究中心（STARC）开发一部副总裁兼总经理Nobuyuki Nishiguchi说，“我们已经在使用Cadence Encounter统计时序分析、优化和定性，这已经有一年多的时间了，我们非常确信它有能力带来卓越的成品质量，并提高良品率。我们的全面测试已经证明Encounter统计时序分析是快速而精确的，并且它完美融入到了Encounter签收分析与实现环境中，使其成为目前最完整的统计时序技术。”

TSMC 8.0参考流程等常见晶圆厂流程均支持Cadence Litho Physical Analyzer、 CMP Predictor、Cadence Encounter QRC Extraction和Encounter Timing System GXL。