Cadence与Mentor Graphics通过SystemVerilog验证方法学实现协作
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Cadence与Mentor已经投入技术和资源开发该方法学和基础库。该方法学将会按照标准源代码开放的许可证方式提供，即Apache TM License, Version 2.0.
加快SystemVerilog的采用
“OVM解决了当前SystemVerilog应用中面临的一个重大问题，”Mentor Graphics Design公司验证及测试业务部副总裁兼总经理Robert Hum说。“客户希望他们在验证上面的投入能够在未来重新利用。这种方法学能够使用于各类广泛应用的模拟器和验证工具，客户将对开始使用的SystemVerilog充满信心。”
OVM以及支持的类库包含了基本的应用功能，这对建造高级面向对象的、覆盖驱动型验证环境，以及SystemVerilog中的可复用VIP是非常必要的。OVM将验证实践嵌入其方法学和库中，降低了使用SystemVerilog的复杂性。OVM将会大幅缩短创建验证环境所需的时间，容易地集成验证IP，并保证代码的可移植性和复用。
“随着现在电子器件越来越复杂，工程师面临愈来愈大快速应用验证方法的巨大压力，”Cadence验证部执行副总裁兼总经理Moshe Gavrielov说。“通过OVM，Cadence和Mentor提供了一种有效的、基于SystemVerilog的、不受工具约束的解决方案，帮助我们的共同客户解决重要的设计难题。整个产业都将从中获益，享受更高程度的相互协作、验证IP开发和复用，以及集成的易用性。”
源码开放许可证简化了IP开发与发布
与其它一些同类产品不同，OVM库将是源码开放的，兼容于SystemVerilog IEEE-1800，可移植于任何支持该IEEE标准的模拟器。它依照Apache 2.0授权条款，易于用户和IP开发者重载OVM代码或衍生代码，并获得多家EDA供应商的支持。
“业界明显都在积极使用SystemVerilog进行功能验证，通过开源方法学，在EDA行业内提供更高的相互协作，将会进一步加快这一的趋势，”Denali Software公司CEO兼总裁Sanjay Srivastava说。“可移植性是关键，而OVM通过多供应商支持解决了这个问题。OVM与库非常吸引我们广泛的验证IP客户群，我们将会通过现有的对SystemVerilog和AVM的支持鼓励迅速向OVM的转型。我们已经投入巨资开发一种尖端的SystemVerilog流程，用于我们自己的设计IP产品，并且将会利用OVM进一步提高我们的SystemVerilog领先地位。”
“OVM提供了我们一直期待的东西：一个单一的开放、强大而又可互用的验证方法学，”塞尔维亚贝尔格莱德市的HDL Design House公司总裁Predrag Markovic说。“这大大简化了我们的开发和支持过程，并且将会加快将VIP和验证环境组件递交给我们的客户。现在，客户将可以从即插即用型验证IP中获益。这对所有人来说都是双赢的结果。”
对基于事务处理的建模和系统级验证的内在支持
OVM支持SystemVerilog的事务级提取和RTL的独特组合，以及和其它支持系统级设计和验证的高级语言的混合应用。下一代系统级芯片（SoC）设计已经提高了事务处理级建模和验证领域的需求。不断提高的需求包括需要结合基于软件模拟、基于硬件的验证平台，以及已建立的事务处理级接口标准。
“随着复杂SoC设计的需求不同的验证技术，Doulos致力于成为OVM培训的首要供应商，”Doulos CEO Robert Hurley说。“Cadence与Mentor提供一种植根于IEEE 1800、支持事务级建模、EDA工具相互协作，并相互支持VIP的的承诺，与我们通过培训支持全球客户，让他们发挥OVM的最大效用的承诺是一致的。”
供应情况
OVM预计将于2007年第三季度向某些客户预先发布。包含方法学和支持库的成品版正式发布预计为今年第四季度。2008年预计将会添加更多的新功能。Cadence与Mentor已经共同协作，保证OVM将可以在他们的模拟器上运行，并且可以向下兼容他们现用的环境，如Mentor Graphics的AVM，以及Cadence的Incisive? Plan-to-Closure Methodology (URM 模块)。 linux操作系统文章专题:linux操作系统详解（linux不再难懂）
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