嵌入式高分辨率VGA国像显示方法研究

　　1 显示原理与VGA时序实现

　　通用VGA显示卡系统主要由控制电路、显示缓存区和视频BIOS程序三个部分组成。控制电路如图1所示。控制电路主要完成时序发生、显示缓冲区数据操作、主时钟选择和D／A转换等功能；显示缓冲区提供显示数据缓存空间；视频BIOS作为控制程序固化在显示卡的ROM中。

　　1.1 VGA时序分析

　　通过对VGA显示卡基本工作原理的分析可知，要实现VGA显示就要解决数据来源、数据存储、时序实现等问题，其中关键还是如何实现VGA时序。VGA的标准参考显示时序如图2所示。行时序和帧时序都需要产生同步脉冲(Sync a)、显示后沿(Back porch b)、显示时序段(Display interval c)和显示前沿(Front porch d)四个部分。几种常用模式的时序参数如表1所示。

　　1.2 VGA时序实现

　　首先，根据刷新频率确定主时钟频率，然后由主时钟频率和图像分辨率计算出行总周期数，再把表1中给出的a、b、c、d各时序段的时间按照主计数脉冲源频率折算成时钟周期数。在CPLD中利用计数器和RS触发器，以计算出的各时序段时钟周期数为基准，产生不同宽度和周期的脉冲信号，再利用它们的逻辑组合构成图2中的a、b、c、d各时序段以及D／A转换器的空白信号BLANK和同步信号SYNC。

　　1.3 读SRAM地址的产生方法

　　主时钟作为像素点计数脉冲信号，同时提供显存SRAM的读信号和D／A转换时钟，它所驱动的计数器的输出端作为读SRAM的低位地址。行同步信号作为行数计数脉冲信号，它所驱动的计数器的输出端作为读SRAM的高位地址。由于采用两片SRAM，所以最高位地址作为SRAM的片选使用。由于信号经过CPLD内部逻辑器件时存在一定的时间延迟，在CPLD产生地址和读信号读取数据时，读信号、地址信号和数据信号不能满足SRAM读数据的时序要求。可以利用硬件电路对读信号进行一定的时序调整，使各信号之间能够满足读SRAM和为DAC输入数据的时序要求。

　　1.4 数据宽度和格式

　　如果VGA显示真彩色BMP图像，则需要R、G、B三个分量各8位，即24位表示一个像素值，很多情况下还采用32位表示一个像素值。为了节省显存的存储空间，可采用高彩色图像，即每个像素值由16位表示，R、G、B三个分量分别使用5位、6位、5位，比真彩色图像数据量减少一半，同时又能满足显示效果。

　　2 功能单元设计

　　实现VGA显示，除了实现时序控制，还必须有其他功能单元的支持才能实现完整的图像显示。

　　(1) 控制器：VGA显示有多种模式，需要通过控制器实现模式间切换，还需要对显示的内容进行接收、处理和显示。所以控制器的性能越高，数据更新和显示效果就越好。

　　(2) 显示数据缓存区：VGA显示要求显存速度快、容量大。读速度要达到65MHz以卜，存储容量至少要2MB。可采用高速SRAM或SDRAM作为显示数据缓存。

　　(3) 数模转换器DAC：VGA显示对数模转换DAC有如下要求：一是高速转换，转换的速度应该在80MHz或以上；二是刚步性好，能保证 R、G、B三路信号的同步性；三是有相应的精度。可选择一种包括3路8位高速D／A的专用视频芯片。

　　(4) 数据源及其接口：要提高VGA显示的效率，就要不断更新数据，同时还要保证实时性，因此需要非常高的接口速度。VGA显示卡虽可达到100Mbps的数据更新速度，但是一般设备、特别是嵌入式设备达不到这么高的速度，而且大多数情况下也不需要这么高的数据更新率。目前常用接口为EPP接口、USB接口、TCP／IP、RS232C／485等。其中TCP／IP、EPP接口和USB接口是基于计算机的，速度较快；TCP／IP、RS232C／485是基于网络通信的接口，其中RS485速度虽慢，但应用广泛且容易实现远程控制。

    在数据源为低速接口时，可以考虑采用 Flash或者SM存储卡等预先存储一些常用的图像显示数据和字库文件，在更新数据时直接应用这些数据，从而加快显示缓存的更新速度。这样既能满足高分辨率图像的显示，又能满足文字信息数据的快速更新。刚时为了存储更多的图像，可以先存储JPEG格式图像，再由控制器解码成BMP位图图像后送到显示缓存显示，这样就相对扩展了Flash的存储空间。同时，由于图像的解码速度要大大快于数据源接口的速度，也就相应提高了显示缓存的数据更新速度。

　　由各功能单元组成的VGA显示硬件结构框图如图3所示。

　　3 显存数据更新与显示的同步实现

　　在VGA显示时，要考虑如何实现显存数据更新与显示的同步进行。解决的方案有以下几种：

　　(1) 采用具有缓存作用的双口RAM，这种方法使用的器件数量多、功耗大、成本高，基本不可取。

　　(2) 采用两组SRAM进行乒乓工作模式，一组SRAM用于显示的同时，另一组SRAM用于图像数据的更新，然后在两组SRAM之间切换。这样做会提高一些成本，而且需要更复杂的总线控制。

　　(3) 利用FPAG／CPLD和SDRAM构造双口SRAM。这种方法实时性好，成本较低，时序控制比较复杂，它是

　　(4) 采用一组SRAM作为显存，可以简化系统设计、降低成本。这时可以考虑利用行时序和帧时序中SRAM总线空闲的时序段，在不关闭图像显示的情况下实现显存SRAM的数据更新。该方法的更新率与数据写速度密切相关，显存的写数据速度越快，该方法的更新率就越高。

　　假设CPU的工作时钟最大为60MHz，并采用JPEG解码更新方式。这时如果将解码缓存区分配在CPU片内内存，则更新数据时直接由内存向SRAM写数据，一次需要0.17μs；如果将解码缓存区分配在片外空间，则更新数据时CPU要先从片外读数据，再向SRAM写数据，这样写一次需要0.25μs。在相邻显示的两帧图像只存在局部差别或更新文本显示信息时，可使用局部数据更新方法，以提高更新率。表2给出了显示每帧图像包含的总线空闲时间，以及在不同解码缓存区分配方式下图像全部更新和10％局部更新的帧率。这里提到的帧率是指对显存数据的更新速度，而不是指图像的屏幕刷新率，它对刷新率没有影响。

　　基于以上方案设计的嵌入式VGA显示系统在只有系统控制板和CRT显示器的情况下实现了嵌入式高分辨率VGA显示。

　　通过对嵌入式VGA显示系统的设计分析和实际使用，得到如下结论：

　　(1) 由于VGA显示是一个高速过程，所以选择器件时要选择高速器件。

　　(2) VGA显示时序要求较严格，时序中的前后沿及同步脉冲宽度都要依照严格的参考数据设置。

　　(3) 在一般情况下，由于数据接口的限制，数据更新率不能达到计算机的水平。通过一些特殊设计，还是能够满足大多数嵌入式VGA的需求。

　　(4) 性能、成本和复杂度要综合考虑，要以系统的实际需求为目标，采用合理而实用的设计方案。