基于FPGA的智能控制器设计及测试方法研究

摘要：通过模糊自整定PID控制器的设计，本文提出了一种基于VHDL描述、DSP Builder和Modelsim混合仿真、FPGA实现的智能控制器设计及测试新方法。首先，通过MATLAB仿真，得出智能控制器的结构和参数。然后，基于VHDL进行智能控制器的数字化实现及其开环测试。在此基础上，通过分析一般智能控制器的测试特点，采用DSP Builder构建闭环测试系统，Modelsim运行DSP Builder生成文件来验证QuartusII中所做VHDL设计的测试方法。实验表明，该测试方法能有效模拟控制器的激励输入信号，适用于需闭环测试检验控制品质的智能控制器设计。
关键词：VHDL; FPGA; 智能控制器; 闭环测试; DSP Builder

1 引 言

随着市场需求的增长，超大规模集成电路的集成度和工艺水平不断提高，在一个芯片上完成系统级的设计已成为可能。FPGA固有的并行运算处理能力，使得它能够提供各种数字化所需要的大量复杂运算,适合于设计一些对处理速度和实时性要求较高的智能控制器。近几年，基于VHDL描述，FPGA实现的控制器设计研究比较活跃，如Torralba等人完成了4输入、12个隶属度、64条规则的模糊逻辑控制器的FPGA实现[1]，Cirstea等人基于FPGA设计模糊控制器，成功的用于变速器的控制[2]。另外，由于FPGA设计的灵活性和通用性，使得基于FPGA的控制器开发效率高，成本低，上市时间短。

由于FPGA在智能控制器方面的大量使用，设计后的测试便成了设计者在开发过程中必须重点考虑的问题，同时，一种好的测试方法不仅能及早发现设计中存在的问题，而且能提高设计的可靠性。目前基于VHDL描述的智能控制器测试一般是通过开环时序仿真来验证其逻辑设计的正确性，而对于一些输入激励信号不固定或比较多的智能控制器来说，开环时序仿真并不能确切模拟控制器的激励输入信号。由此，本文在开环时序仿真的基础上提出一种基于QuartusII、DSP Builder和Modelsim的闭环时序仿真测试方法，并借助于某一特定智能控制器的设计对该闭环测试方法进行了较为深入的研究。

2  FPGA设计与测试平台

研究采用QuartusII4.0、 DSP Builder3.0以及Modelsim SE6.0作为FPGA的设计及测试平台。

QuartusII4.0是Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入、设计编译、

功能仿真、设计处理、时序仿真到器件编程的全部功能。同时，它可以产生并识别EDIF网表文件、VHDL网表文件和Verilog HDL网表文件，并且为其它EDA工具提供了方便的接口。可以在上面自动运行其它EDA工具，包括Synplicity的Synplify/Synplify Pro、Mentor Graphics子公司Exemplar Logic 的LeonardoSpectrum以及Synopsys的FPGA CompilerII等。这些综合软件能以很高的效率将VHDL/Verilog设计软件转换为针对选定器件的标准网表文件。此外，QuartusII4.0里还集成了一个SOPC Builder开发工具，支持SOPC开发[3]。

DSP Builder以Matlab/Simulink的Blockset形式出现，可以在Simulink中进行图形化设计和仿真，同时通过Signal Compiler可以将Matlab/Simulink的设计文件（.mdl）转换成相应的VHDL文件（.vhd），以及用于控制综合与编译的TCL脚本[4]。

Mentor Graphics公司的Modelsim是业界中比较好的仿真工具，其仿真功能强大，支持模拟波形显示，且图形化界面友好，具有结构、信号、波形、进程和数据流等窗口。

通过综合使用上述三种平台，可以很好的规划设计流程，充分利用各个工具的优点，提高开发效率，所得的测试结果也更加可靠。

3 智能控制器的VHDL设计及测试特点

以模糊自整定PID控制器为例，其位置式控制算法为：

ui = Kp ei＋Ki T∑ei＋Kd/T（ei－ei-1）＋u0                                                                                      3.1

其中：Kp = kp＋tp