水下通信编码器在TS101系统的扩展实现*

摘要： 为了产生用于水下点对点通信的各种信号，本文在扩展硬件资源受限的情况下，设计并研制了一种基于DDWS实现的通信编码器硬件系统，它能产生用于水下通信的连续不间断输出的复杂波形信号，同时实现数字模拟输出，满足通信信号的精度和稳定性要求。

关键词： TS101S ; 直接数字合成 ; 水声通信信号

引言

水下通信信号的一个显著特点就是信号的频率非常低(kHz级)，为了提高信息的传输速率，必须充分利用信号有限的频带，所以不得不选一些复杂信号；另外水下通信的背景比较复杂，因此，欲在水下建立稳定可靠的通信，必须用长时间不间断的通信来保障。

电路进入数字时代后，产生信号的理论和方法发生很大的变化，1971年美国学者J.Tierncy，C.M.Rader和B.Gold首次提出了直接数字频率合成(DDFS)技术。这是一种从相位概念出发直接合成所需要波形的新的全数字频率合成技术。近年来，由于大容量存储器的应用，一种新的直接数字合成方法DDWS(Direct Digital Wave Synthesis)方法逐渐变得实用起来。DDFS和DDWS都属于直接数字合成(DDS)范畴，都是基于采样定理得到的，实现方法稍有不同。
　　
DDWS及其实现

DDWS的基本原理是：将所需要的信号按照预定的采样频率，计算得到各个时刻信号的值，量化储存至高速存储器中，还原信号时，将高速存储器中的数据以时间间隔顺序发送至D/A，进行数模转换，最后通过低通滤波器，就可以得到所需的信号。其原理框图示于图1。

图 1  DDWS原理图

这种方法的基本思想，就是需要什么信号，就根据其函数式产生该信号的数据，然后恢复这个信号。

图1给出了DDWS系统的原理框图，也可以说同时给出了它的实现方法，只不过产生的数据可以是PC机，也可以是嵌入式芯片。为了简便起见，在电路中的逻辑控制可以使用CPLD或者FPGA来实现。实现的难点在于上位机与高速存储器的连接电路上，如果上位机是PC机的话，可以用USB或者串口外加一些电路来连接；如果是嵌入式的芯片，可以采用DMA的方式将这些产生的数据发送到高速存储器中。

TS101系统扩展

通信编码器是在信号处理系统的基础上增加的一个模块，它采用DDWS原理，由DSP产生所要发射波形的整型数据，然后将这些数据按一定频率发送到D/A，经低通滤波以后得到的信号就是所要的波形信号。

TS101系统

已有的信号处理系统由四片TS101、16通道A/D采样、FPGA、RS-232接口电路、RS422电路、FLASH、SDRAM组成。四片DSP的总线连接在一起，各个DSP的内部存储器可以配制成统一寻址空间的一部分，四片DSP的链路口连成环形，其中DSP0、DSP1的链路口与FPGA相连，DSP0与FPGA相连的链路口主要用来采集数据的传送。串口的地址配制在主机空间，外界可以通过串口产生IRQ中断，改变系统的采样频率，同样串口可以用来向外发送数据。系统预留了8根DSP的外部数据总线以及与FPGA相连的8根控制信号线(图2中的两个8线TTL)，本文所研制的通信编码器就是在这样限制下，充分利用这16数据控制线来进行扩展设计的。

通信编码器硬件实现

由图1和图2可知，如果在已有的信号处理系统的基础上，添加能产生任意信号的DDWS系统，只需增加一个大容量存储器、数模转换器和低通滤波器。可以将DSP的外部数据总线接到存储器的输入端，而与FPGA相连的8根控制信号线可以用来产生系统的控制时序。

图 2 信号处理系统功能框图

如果要产生的信号为普通的周期信号，将产生的数据写到存储器里面，然后循环将数据发送出去，就能实现。由于水下通信信号自身的特点(时间长，非周期)，所以不能采用这种方法，所以我们选用了FIFO存储器，在DSP与D/A之间增加一个FIFO，DSP将一块数据以DMA的方式发送到FIFO中，由FPGA产生FIFO的读数时钟，并以这个固定时钟将FIFO内的数据发送到D/A。当FIFO半满时产生中断，DSP响应此中断，并把随后的数据以DMA的方式发送给FIFO，依次循环。这些以DMA方式发送到FIFO的数据由DSP计算产生，在本次中断结束下次中断还没来临的这一段时间内产生。

图3给出了通信编码器的框架结构。低通滤波器选用MAX297，它是8阶、低通、椭圆、开关电容滤波器，对于不同的输入时钟，将产生不同的截止频率，在实际系统中，它的输入时钟可以通过FPGA编程对系统时钟进行分频来产生，而其分频数可由DSP设置，向DSP的特定外部地址空间写入一数，FPGA根据这个数据来对系统时钟进行分频。因为FIFO输入端只有8根数据线，如果要提高系统的精度，可以采用两个8位的FIFO并联，为了减小电路的复杂程度，选用TI公司的SN74V263，它能够将输入端的前后两个时刻的8位并行数据，拼成一个16位并行数据进行输出，这样系统D/A的精度就到达16位，减小了系统中因量化而引起的误差。最后，DAC选取TI公司的16位并行电压输出特性的DAC8541，它的刷新频率为100KHz，对于所要产生的KHz级信号是绰绰有余的。

图3 通信编码示意图

在此编码器系统中只要求DSP分批向FIFO中写入数据，因此可以使用流水协议。在使用流水线协议时，寻址周期与数据周期之间的延迟称为“流水深度”，写操作的流水深度固定为一个周期，读多处理器的另一个TigerSHARC时，流水深度固定为四个周期，读外部存储器或主机存储空间时，流水深度可以是一到四个周期，可以编程SYSCON来设置[3]。我们将整个MS0空间都用于FIFO的写入地址，所以可以省略地址线的连接，直接使用MS0和WRL相或后用作FIFO的选通信号，并增加一个D触发器，使得选通信号延时一个周期。ACK引脚虽然在TigerSHARC内部有一个上拉电阻，但上拉效果不好，最好在外部使用一个10KΩ的上拉电阻，使ACK信号一直有效。FIFO的半满标志HF接到DSP的IRQx或FLAGx引脚上，产生DSP的块数据发送中断，DSP响应中断后，产生４K大小的数据块，并通过外部口DMA，将DSP产生的数据块发送到FIFO中．

图4 TS101S与FIFO的链接示意图

在FPGA中对系统的控制时序进行编程时，可以采用模块化设计，将整个系统分成四块：MAX297时钟产生、FIFO的写操作、FIFO的读操作和D/A的片选信号、系统的软件恢复，这四部分相互独立。

由于滤波输出之后要接大功率放大器，以将信号发射出去，为了消除大功率放大器对信号处理系统的干扰，所以选用线性光电耦合器件，使得大功率放大器和信号处理系统之间达到电气隔离的目的。选用的光电耦合器件为TLP521-2，一片芯片中有两个光电耦合单元，两个单元的物理特性基本相似。图5给出了其电路连接图，它采用了负反馈的接法，提高了输入输出两端的线性特性。

图5 光电耦合器件的链接

图6为在Multisim9.0环境下，使用光电耦合器件为TLP521-2的SPICE模型仿真得到的输出波形。由图可以看出输出信号的正负半周期的波形基本对称，信号的非线性失真较小。

图6 输出信号的波形

结语

本文基于DDWS，并结合已有的信号处理系统，选择了一种方法来产生水下通信所需要的长时间连续非周期信号，为了在实际应用中将后级功放对信号处理系统的影响减到最小，笔者采用了线性光电耦合器件将前后级电路隔离。实践证明，这样一种信号产生的方法，能够产生水下通信所需的长时间的低频信号，对于各种复杂的通信信号，都能够满足精度、稳定度的要求。

参考文献：
1.张冬梅，基于FPGA 实现DDS 技术的雷达波形产生器的设计，现代电子技术，2005.4
2.郭振永，线性调频信号DDS频率合成源的设计与实现，现代雷达，2005，27(3)
3.刘书明、苏涛、罗军辉，TigerSHARC DSP应用系统设计，电子工业出版社，2004
4. Tierey J , Radar C, Go ld B1A , digital frequency synthesizer，IEEE Trans Audio and Eletroacoust, 1971, 19 (1) :48 571
5. Bellaoura A .Low ， power direct digital frequency synthesis for w ireless communications IEEE J So l Sta Circ,2000, 35 (3) : 385 3901
6. Nicholas HT, Samueli H.A 150 MHz direct digital frequency synthesizer in 1.25 CMOS with 90dBc spurious performance IEEE J So l Sta Circ, 1991, 26 (12) : 1959- 1969