我的一些数字电子知识总结（3）

　　简介：继续把我在学习数字电路过程中的一些“细枝末节”小结一下，和大家共享。

　　1、在数字电路中，BJT一般工作在截止区或饱和区，放大区的经历只是一个转瞬即逝的过程，这个过程越长，说明它的动态性能越差;同理，CMOS管也是只工作在截止区或可变电阻区，恒流区的经历只是一个非常短暂的过程。因为我们需要的是确切的0、1值，不能过于“含糊”，否则数字系统内门电路之间的抗干扰性能会大打折扣!

　　2、数字IC内部很多门电路一般都是把许多CMOS管并联起来，这样可以使得其导通电阻很小，有利于改善它的高频性能。

　　3、在数字电路中，MOS管的动态性能，即开关速度会受到其极间电容的充、放电过程制约，电容越小，开关速度越快。因此，我们在选择管子时，需要注意到这一点。

　　4、时钟的质量和稳定性会直接决定同步时序电路的性能。

　　5、CMOS传输门实际上是一种可以传送电压信号(模拟信号或数字信号)的压控开关，它可以用于多路信号采集，共用一个ADC，但是它也有缺点，那就是，传送模拟信号时噪声也被传输过来了，这在数字电路设计过程中是应该好好掂量的。

　　6、由于CMOS电路功耗极低，内部发热量很少，所以集成度可以做得非常高，这是TTL电路无法企及的一个方面。

　　7、TTL反向器电路的输出级中组成推拉式的两个BJT总是一个导通而另一个截止，这样有效地降低了输出级的静态功耗，也就提高了驱动负载的能力，同时器件的开关性能也得到了改善。

　　8、在数字系统设计中，我们应该注意到半导体器件(MOS管和BJT)的开关时间和分布电容的影响，即充、放电这个不容忽视的过程，那么当输入信号变化时，必须有足够的变化幅度和作用时间，才能使得输出端状态改变。例如在有些时钟触发器中，输入信号必须先于CP信号建立起来，电路才能可靠地翻转。可知，当时钟信号频率升高到一定程度之后，触发器就来不及翻转了。

　　9、经过前人验证得出：任何组合逻辑电路都是由它的最小项构成的，都可以表示成为最小项之和的标准形式。

　　10、经过前人验证得出：由于干扰脉冲通常与门电路的传输时间属于同一个数量级，所以在TTL电路中，只需要在输出端并接一个几百pF的滤波电容就足以把干扰脉冲削弱至开门电平以下。至于是怎么验证的，这个过程可能比较精细，我现在还无法理解。

　　11、组合逻辑电路的基本单元是门电路，而时序电路的基本单元是触发器，这个概念我们应该熟知。由此可以推断出，任何时序电路的状态都是由组成该时序电路的各个触发器来记忆和表示的。

　　12、使用电容器存储方式的锁存器实际上是一个模拟值的采样保持器件，由于电容器“天生具有”的漏电流特性，我们需要不断对其进行刷新操作，而通过正反馈存储方式的锁存器就就不需要这样了。

　　13、微机接口及内部电路是采用TTL和CMOS型电路，这些电路都不能直接与RS-232相连，中间必须要进行电平转换，如加一个RS-232芯片。

　　14、驱动TTL电路的输入信号必须具有较快的转换时间，当输入信号的上升或下降时间大于一定时间时(数据手册里一般会说明)，就有可能在输出端出现信号振荡。

　　15、对于硅材料的PN结来说，击穿电压>7V时为雪崩击穿，<4V时为齐纳击穿。在4V与7V之间，两种击穿都会有。

　　16、干扰源一般分为电压型和电流型的干扰源：电压型干扰源通常是数字信号本身以及数字电源管脚，电流型干扰源通常是DC电源。

　　17、CMOS门电路输入阻抗极大，易受静电感应并发生击穿，除了其内部设有保护电路外，在使用和存放时应注意静电屏蔽。

　　18、可以在环形振荡器输出后接Schmitt trigger,以此对振荡波形进行整形，同时可以增加电路的抗干扰能力。

　　19、PWM调制技术虽然可以使得效率提高，但是它内在的高速开关特性，产生了大量的EMI干扰，即使是采用非常考究的滤波器来滤除这些干扰，也难以满足可观的EMI性能。

　　20、电子工程师的一个经验：数字器件输出时钟抖动太大，应该尽可能不直接使用DSP或FPGA提供的时钟输出，一般需要经过锁相环进行倍频。

　　21、在高速CMOS系统中，使用CMOS IC器件来驱动总线是很常见的事，但是工作时不能让总线浮空，应该通过上拉或下拉电阻把总线接到VDD或VSS上。

　　22、总线的工作速度与总线上相关寄生电容和终端电阻形成的RC时间常数有关，终端电阻越低，总线工作的速度就越快，但是总线的功耗也会随之增大，遗憾的是，这两者不可兼得。

　　23、在使用CMOS逻辑电路时采用高电源电压也是有“好处”的，因为随着电源电压VDD的增加，器件的噪声容限也会成比例地增大，电路工作也就更加可靠了，但是得付出代价，那就是器件的功耗因此会加大(PD=CL*VDD2*f)。