基于FPGA的LCD显示远程更新的设计方案及原理图

　　Nexys3基本系统生成器(BSB)支持包自动生成一个测试应用程序的以太网MAC。ISE的设计可以使用IP内核发生器用向导来创建一个以太网MAC控制器IP核。如果COL此信号置位时表示碰撞条件的检测MLL模式。在MLL模式中：

　　1.传输数据时的控制信号为TXCLK,当TXCLK为上升沿时控制器同步传输数据，TXEN为高电平时表明此时控制器传输的数据是有效的，若TXER为高电平时，说明传输检测到错误。

　　2.接受数据时，在RXCLK为上升沿时RXD[3:0]开始接受数据。控制信号RXCLK为上升沿接收数据时，接受信号RXDV为高电平。如果RXER为高电平时说接受检测到错误。

　　MDIO信号是表明串行管理接口的数据输入/输出，MDC是串行管理接口的时钟信号

　　(3) LCD模块的结构图

　　图5 LCD模块结构图

　　为尽可能减少针脚数从而达到管脚复用的目的，FPGA通过四位数据线接口控制LCD，由于在初始化之后，所有的数据和命令都以8位传送，故每8位命令被分成2个四位即高4位和低4位，先传高4位，后传低4位，其间间隔只是1us。数据线上的四个390Ω电阻是用来防止管脚超载起到保护的作用。下图是LCD的初始化流程图

　　图4 LCD初始化流程图

　　(5)按键模块

　　图6 按键模块图

　　系统完成初始化后，Spartan-6 FPGA的C4,D9,A8,C9管脚都是低电平，当有一个按键按下时，对应的管脚会变成3.3V高电平，按键扫描程序检测出高电平后跳转到相应的中断地址，执行中断程序。

　　(6)存储器模块

　　图7 存储器模块

　　本设计使用Nexys3 SPARTAN6开发板上的存储资源Cellular RAM 作为存储器，采用同步模式进行传输，时钟信号CLK低电平时有效。 在读模式时，写使能引脚WE为高电平，ADV,CRE,CE,OE,LB,UB为低电平，地址信号从ADDR[25:0]输入，保存的数据从DQ[15:0]输出;在写模式时，WE,ADV,CRE,CE,LB,UB为低电平状态，OE可以为任何状态。地址信号从ADDR[25:0]输入，需要存储的数据从DQ[15:0]端输入。