嵌入式MPEG-4解码系统的设计与实现

　　介绍了一种嵌入式高图像质量的MPEC-4视频流解码系统。该系统以嵌入式Linux作为操作系统，采用硬解码方式，把IDE接口设备或网络端口输入的MPEC-4视频码流(ES、PS和TS)转换成PAL/NTSC制式的电视信号输出。重点讨论了系统控制和MPEG-4解码部分的设计。

　　随着通信和网络技术的飞速发展，多媒体及其视频流应用越来越广泛，同时用户也对视频传输速率和图像质量有更高的要求，MPEG-4标准适时地解决了多媒体压缩存储和传输的问题。但是目前多数播放器都是在PC机上运行，应用范围受到很大限制。研究和开发一种嵌入式的MPEG-4解码系统终端具有重要的现实意义和实用价值。

　　MPEG-4标准是由国际运动图像专家组于2000年10月公布的一种面向多媒体应用的视频压缩标准。它采用了基于对象的压缩编码技术，在编码前首先对视频序列进行分析，从原始图像中分割出各个视频对象，然后再分别对每个视频对象的形状信息、运动信息、纹理信息单独编码，并通过比MPEG-2更优的运动预测和运动补偿来去除连续帧之间的时间冗余。其核心是基于内容的尺度可变性(Content-based scalability)，可以对图像中各个对象分配优先级，对比较重要的对象用高的空间和时间分辩率表示，对不甚重要的对象(如监控系统的背景)以较低的分辩率表示，甚至不显示。因此它具有自适应调配资源能力，可以实现高质量低速率的图像通信和视频传输。

　　MPEG-4以其高质量、低传输速率等优点已经被广泛应用到网络多媒体、视频会议和多媒体监控等图像传输系统中。目前国内外大部分成熟的 MPEG-4应用均为基于PC层面的客户端和服务器模式，应用在嵌入式系统上的并不多，且多数嵌入式MPEG-4解码系统大多使用商业的嵌入式操作系统，如Windows CE、VxWorks等，成本高、灵活性差。如以嵌入式Linux作为操作系统不仅开发方便，且可以节约成本，并可以根据实际情况进行裁减，占用资源少、灵活性强，网络性能好，适用范围更广。

　　下面详细地介绍此嵌入式MPEG-4解码系统的设计原理、硬件和软件组成。

　　1 系统设计原理

　　系统设计包括硬件和软件。硬件主要分控制系统、MPEG-4解码系统、输入数据源三部分。数据源可以是IDE接口设备(如硬盘)或网络端口。控制系统对系统各部分进行监测和控制、完成数据流的传输等。如图1所示，它主要由主控芯片、Flash和SRAM组成。主控芯片通过PCI总线控制系统其他模块，是控制系统的核心;Flash里固化嵌入式Linux操作系统，存放应用软件和备份数据;SDRAM作为内存供系统运行使用。MPEG-4硬件解码系统采用硬解码方式，负责将输入的MPEG-4数据流解码成普通的电视信号，其核心是解码芯片。为解决数据流不稳定的问题，解码芯片通常使用SDRAM进行数据缓冲才可以保证正常解码过程，解码芯片的输出数字音频、视频数据还要经数模转换器(DAC)转换成模拟电视图像信号和声音信号。解码芯片通过I2C总线发送指令配置音、视频数模转换器。整个系统框图如图1所示。

　　软件主要包括嵌入式Linux移植、解码驱动和应用程序编写。嵌入式Linux移植到由主控芯片Flash控制器控制的Flash里，操作系统程序文件分成五个主要部分：bootloader、kernel、ramdisk、usr和boot_param，分别放在Flash内的五个模块中。根据不同模块的具体功能采用不同的文件方式：bootloader、kernel、ramdisk和boot param，开发好后不需要动态改变，且容量小，使用节省空间的ROMFS只读文件系统，usr模块内容较多并需要进行读写操作，要使用支持动态擦写保存的JFFS文件系统。

　　2 系统硬件设计

　　系统的硬件设计主要分三部分：数据源接口设计、控制系统设计和解码系统设计。数据流先要从数据源经数据源接口送至PCI总线，此系统数据源接口为PCI总线上的PCI/IDE桥芯片和网络控制芯片。这部分采用通用的电路，本文不做详细介绍。

　　2.1 控制系统设计

　　控制系统调配系统资源、控制系统各个部分以及数据流的传输。主控芯片采用东芝公司的TMPR4925XB-200。它是一款64位MIPS，内部集成了NAND Flash控制器(FlashC)、32位PCI总线控制器(PCIC)、4通道DMA控制器、4通道SDRAM控制器(SDRAMC)、外部总线控制器 (EBUSC)、外部总线接口(E-BUSI)以及2个通用串口等，并通过内部总线对它们分别进行控制。其工作主频200MHz，处理速度快，功能强，性价比高，能很好满足嵌入式Linux系统的需求。

　　MIPS通过内部的FlashC和SDRAMC实现对外围Flash和SDRAM的控制，其中SDRAM的数据地址线要与外部总线控制接口 (EBUSI)连接，Flash的数据地址线连接到对应的FlashC的数据地址端口。MIPS通过PCI总线控制器(PCIC)控制其他PCI接口设备，其控制原理图如图2所示。

　　2.2 MPEG-4解码系统设计

　　解码系统实现MPEG-4硬解码，将PCI总线传来的视频码流转换成电视信号输出。此部分关键是解码芯片选择及相关电路的设计。解码芯片采用 Vweb公司的VW2010 A/V/S编解码芯片，它可以实现MPEG-1、MPEG-2、MPEG-4和H.263的视频编解码，可以编恒速码流或变速码流，码流速率为 22.5kbps～15Mbps，编解码能同时进行，可实现Codec、转码功能，还可以进行MP3、AAC、AC-3和G7xx等多种格式的音频编解码。

　　VW2010有PCI、GPIO、I2S和CDI等多种数据接口，解码输入端口有两个：Host/PCI port和CDI(CompressData Input)port CDI port还分串行和八位并行两种输入方式。解码原理图如图3所示。

　　MPEG-4视频数据流送至VW2010后，由它内部的PCI接口(Host/PCI Interface)传送到芯片内部的解复用模块(Demux);解复用输出单节目视频流再经过内部解码总线和解码存储接口单元(DMIU)存储在解码缓冲区SDRAM中(SDRAM经DMIU连接到内部解码总线上);再由片内精简指令集计算单元(RISC)、数字信号处理器(DSP)和VLD、IQ/IDCT、MCU、dCPU等专用微处理单元通过内部总线解码;解码后视频、音频数据分别由视频输出单元(VOU)、音频输出单元(AOU)输出，视频单元输出8位数字Y、C-R、C-B三者比为4∶2∶2的ITU- R.BT.656格式的数据。音频输出单元通过I2S总线输出数字音频信号，两者经过各自的数模转换器(DAC)输出模拟的电视信号。

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