利用FPGA解决TMS320C54K/SDRAM的接口问题

在ＤＳＰ应用系统中，需要大量外扩存储器的情况经常遇到。例如，在数码相机和摄像机中，为了将现场拍摄的诸多图片或图像暂存下来，需要将ＤＳＰ处理后的数据转移到外存中以备后用。从目前的存储器市场看，ＳＤＲＡＭ由于其性能价格比的优势，而被ＤＳＰ开发者所青睐。ＤＳＰ与ＳＤＲＡＭ直接接口是不可能的。ＦＰＧＡ(现场可编程门阵列)由于其具有使用灵活、执行速度快、开发工具丰富的特点而越来越多地出现在现代电路设计中。本文用ＦＰＧＡ作为接口芯片，提供控制信号和定时信号，来实现ＤＳＰ到ＳＤＲＡＭ的数据存取。

１ ＳＤＲＡＭ介绍

本文采用的ＳＤＲＡＭ为ＴＭＳ６２６８１２ＡTMS626812A，图１为其功能框图。它内部分为两条，每条１Ｍ字节，数据宽度为８位，故存储总容量为２Ｍ字节。

所有输入和输出操作都是在时钟ＣＬＫ上升沿的作用下进行的，刷新时钟交替刷新内部的两条ＲＡＭ。ＴＭＳ６２６８１２Ａ主要有六条控制命令，它们是：条激活／行地址入口、列地址入口／写操作、列地址入口／读操作、条无效、自动刷新、自行刷新。ＳＤＲＡＭ与ＴＭＳ３２０Ｃ５４ｘTMS320C54X接口中用到的命令主要有： ＭＲＳ、 ＤＥＡＣ、 ＡＣＴＶ、ＷＲＴ－Ｐ、ＲＥＡＤ－Ｐ和ＲＥＦＲ。这里，设计目的就是产生控制信号来满足这些命令的时序要求。关于ＴＭＳ６２６８１２Ａ的具体说明可以查看其数据手册。

２ ＳＤＲＡＭ与ＴＭＳ３２０Ｃ５４ｘ之间的通用接口

图２是ＤＳＰ与ＳＤＲＡＭ的通用接口框图，图中ＤＳＰ Ｉ／Ｆ代表ＴＭＳ３２０Ｃ５４ｘ端接口单元，ＳＤＲＡＭ ＣＮＴＬ 代表ＳＤＲＡＭ 端接口控制单元。ＳＤＲＡＭ被设置成一次性读写１２８个字节，而ＤＳＰ一次只读写一个字节，因而建立了两个缓冲区Ｂ０、Ｂ１来缓存和中转数据。Ｂ０、Ｂ１大小都为１２８字节，而且映射到ＤＳＰ中的同一地址空间。

尽管Ｂ０、Ｂ１对应于同一地址空间，但对两个缓冲区不能在同一时刻进行合法访问。实际上，当Ｂ０被ＤＳＰ访问时，Ｂ１就被ＳＤＲＡＭ访问，反之也成立。若ＤＳＰ向Ｂ１写数据，ＳＤＲＡＭ就从Ｂ０读数据；而当ＳＤＲＡＭ的数据写到Ｂ０中时，ＤＳＰ就从Ｂ１读数据。两者同时从同一缓冲区读或写都将激发错误。上边所述的数据转移方式有两种好处：一是加速了ＴＭＳ３２０Ｃ５４ｘ的访问速度，二是解决了二者之间的时钟不同步问题。

３ ＦＰＧＡ中的硬件设计

ＴＭＳ３２０Ｃ５４ｘ为外部存储器的扩展提供了下列信号ＣＬＫ、ＣＳ、Ａ０～Ａ１５、Ｄ０～Ｄ１５、ＲＷ、ＭＳＴＲＢ、ＩＳＴＲＢ、ＩＳ而ＳＤＲＡＭ接收下列信号ＣＬＫ、ＣＫＥ、ＣＳ、ＤＱＭ、Ｗ、ＲＡＳ、ＣＡＳ、Ａ０～Ａ１１。由于两端控制信号不同，需要在ＤＳＰ与ＳＤＲＡＭ之间加上控制逻辑，以便将从ＤＳＰ过来的信号解释成ＳＤＲＡＭ能够接收的信号。图３是用ＦＰＧＡ设计的顶层硬件接口图。