一种基于CPLD的单片机与PCI接口设计方案
0 引言
8位单片机在嵌入式系统中应用广泛，然而让它直接与PCI总线设备打交道却有其固有缺陷。8位单片机只有16位地址线，8位数据端口，而PCI总线2.0规范中，除了有32位地址数据复用AD[3～0]外，还有FRAME、IRDY、TRDY等重要的信号线。让单片机有限的I/O端口来直接控制如此众多的信号线是不可能的。一种可行的方案就是利用CPLD作为沟通单片机与PCI设备间的桥梁，充分利用CPLD中I/O资源丰富、用户可自定制逻辑的优势，来帮助单片机完成与PCI设备间的通信任务。
1.1 PCI总线协议简介
这里只讨论PCI总线2.0协议，其它协议仅仅是在2.0的基础上作了一些扩展，仅就单片机与PCI设备间的通信来说，意义不大。PCI总线是高性能局部
PCI总线上信号线虽然多，但并不是每个信号都要用到。实际上PCI设备也并不会支持所有的信号线，比如错误报告信号PERR与SERR在网卡中就不支持。我们可以针对具体的应用选择支持其中部分信号线，还有一些信号线可以直接连电源或接地。下面简单介绍一下常用信号线的功能。
AD[31～0]：地址数据多路复用信号。在FRAME有效的第一个周期为地址，在IRDY与TRDY同时有效的时候为数据。
C/BE[3～0]：总线命令与字节使能控制信号。在地址中传输的是总线命令；在数据期内是字节使能控制信号，表示AD[31～0]中哪些字节是有效数据。以下是总线命令编码的说明：
C/BE[30]# 命令类型说明C/BE[30]# 命令类型说明
0 0 0 0 中断应答 1 0 0 0 保留
0 0 0 1 特殊周期 1 0 0 1 保留
0 0 1 0 I/O读 1 0 1 0 配置读
0 0 1 1 I/O写 1 0 1 1 配置写
0 1 0 0 保留 1 1 0 0 存储器多行读
0 1 0 1 保留 1 1 0 1 双地址周期
0 1 1 0 存储器读 1 1
0 1 1 1 存储器写 1 1 1 1 存储器写并无效
PCI总线上所有的数据传输基本上都由以下三条信号线控制。
FRAME：帧周期信号。由主设备驱动，表示一次访问的开始和持续时间，FRAME有效时（0为有效，下同），表示数据传输进行中，失效后，为数据传输最后一个周期。
IRD：主设备准备好信号。由主设备驱动，表示主设备已经准备好进行数据传输。
TRDY：从设备准备好信号。由从设备驱动，表示从设备已经准备好进行数据传输。当IRDY与TRDY同时有效时，数据传输才会真正发生。
另外，还有IDSEL信号用来在配置空间读写期间作为片选信号。对于只有一个PCI从设备的情况，它总可以接高电平。IDSEL信号由从设备驱动，表示该设备已成为当前访问的从设备，可以不理会。
在PCI总线上进行读写操作时，PCI总线上的各种信号除了RST、IRQ、IRQC、IRQ之外，只有时钟的下降沿信号会发生变化，而在时钟上升沿信号必须保持稳定。
1.2 CPLD设计规划
出于对单片机和CPLD处理能力和系统成本的考虑，下面的规划不支持PCI总线的线性突传输等需要连续几个数据周期的读写方式，而仅支持一个址周期加一个数据周期的读写方式。对于大部分应用而言，这种方式已经足够了。图1是经过简化后的PCI总线读写操作时序。
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