赛灵思推出ISE WEBPACK 9.1i设计套件
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赛灵思公司(Xilinx, Inc.) (NASDAQ:XLNX) 日前宣布推出最新版本、可免费下载的逻辑设计套件——集成软件环境 (ISE™) WebPACK™ 9.1i，目前用户可立即下载使用。这一新版本包含了使用广泛的赛灵思 ISE Foundation™ 软件 9.1i 版的所有特性，并可对嵌入式、数字信号处理 (DSP) 和实时调试设计流程进行全面支持。特别值得一提的是，ISE WebPACK 9.1i软件还包括了赛灵思新的 SmartCompile™技术，因而与此前的版本相比，可将硬件实现速度提高多达6倍，与此同时还可确保设计中未变更部分实施结果。ISE WebPACK 9.1i软件还增加了对Spartan™-3A系列FPGA所有器件以及部分Virtex-4和Virtex-5 FPGA器件的支持。新的功耗优化功能还可帮助设计人员将动态功耗平均降低10%。
可支持Windows和Linux平台的FPGA业内最完整的设计解决方案
ISE WebPACK 9.1i软件提供了全面的从前端到后端的FPGA设计解决方案。利用这一解决方案，用户可以立即开始项目的设计。通过在可免费下载的设计环境中提供的HDL输入、综合、物理实现和验证在内的集成工具，ISE 9.1i可帮助用户快速达到设计目标并降低总体项目成本。这一版本还包括了支持Windows 和 Linux平台的ISE Simulator Lite（仿真器简化版）。免费的MXE-III入门版本可从赛灵思公司的网站上下载，这一免费HDL验证解决方案为设计人员提供了更多选择。在业内所有的大型PLD供应商中，赛灵思公司提供了业界成本最低、功耗最低，且特性最齐全的从前端到后端Windows和Linux支持的FPGA和CPLD解决方案。
提高生产力
ISE WebPACK 9.1i软件包含了新的SmartCompile技术，可帮助设计人员解决每次做少量修改时都要对整个设计进行重新实施的问题。这种再实施既浪费时间，还面临与修改没有直接关系的部分被破坏的风险。赛灵思 SmartCompile技术利用以下技术来解决这些问题：
• 分区技术（Partition）：利用粘贴-剪切功能自动准确保持现有布局和布线并缩短再实施时间，从而把设计周期后期进行的少量设计更改而带来的影响降到最小。
• SmartGuide™技术：通过采用此前设计实施已完成的结果，可将少量设计修改再实施所需要的时间大大缩短。
• SmartPreview™技术：用户可以中止并重新恢复布局布线过程，并保存中间结果来评估设计状态。通过预览实施过程中生成的信息，如布线状态和时序结果，用户不必等待整个实施过程结果就可以做出重要的折衷方案。
通过一系列用户界面的增强，ISE 9.1i还简化了FPGA设计人员的操作。这些增强功能包括：
– Tcl命令控制台使设计人员可轻易地从ISE图形用户界面转换到命令行环境。
– 源代码兼容性功能可识别重建结果所必需的文件，并支持导入和输出，方便源代码控制。
加快时序收敛速度
ISE WebPACK 9.1i软件的新功能基于Fmax技术，旨在为高密度、高性能设计提供无与伦比的性能和时序收敛结果。ISE WebPACK 9.1i软件包括集成的时序收敛流程，该流程集成了增强的物理综合优化算法，可提供质量更高的结果。
ISE WebPACK 9.1i 软件还包括标准ISE 9.1i软件版本的扩展时序收敛工具环境，这是一个虚拟的“时序收敛工具舱”，支持约束输入、时序分析、平面布局规划和报告视图之间的直观交叉探查（cross-probing），因此设计人员可以更容易地分析时序问题。集成时序收敛流程集成了增强的物理综合工具，改善了综合和布局时序间的时序相关性，从而可以获得质量更高的结果。
优化功耗
赛灵思综合技术（XST）和布局布线功能所提供的功耗优化功能可使Spartan-3系列FPGA产品的动态功耗平均降低10%。XST提供了功耗敏感的逻辑优化，可对乘法器、加法器和BRAM块进行宏处理。物理实施算法采用功耗优化的布局策略以及器件内电容较低的网络，可以在不牺牲性能的情况下将功耗降到尽可能低。
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