设计指南Q&A系列：高速模数转换器

现在的高速模-数转换器有多快？

管道结构、硅双极和CMOS工艺技术决定了商用高速转换器的采样频率在300Msamples/s以下，典型的分辨率范围在12到14位之间。300Msamples/s比起1Gsample/s来说速度差距非常大。相对较新的可以达到1Gsample/s的转换器都拥有8或者10位的分辨率，并在双极和CMOS技术中采用闪存或者折叠/内插式结构。目前转换器中速度最快的一种是一个双通道转换器，这个双通道转换器建于一个单芯片上，交叉存取速度可以达到3Gsamples/s。

高速ADC的速度和分辨率之间是一个怎样的折衷关系？

在测试器件中，更高的采样率让设计者们可在规定时间内测量更大范围的信号频率和更高的分辨率。而在通信中，更高的采样率可以让更大宽带的输入信号被数字化。另一方面，分辨率可转换为动态范围，8位的分辨率适用于示波器，因为它是和典型的显示分辨率相匹配的。

相比之下，频谱分析仪需要更高的分辨率，因此会使用较慢的高速ADC。在通信中，速度非常快的8位转换器被用于卫星和微波点对点通信，因为在这些领域要求信号强度高度一致。而速度较慢但分辨率较高的ADC则被用于手机基站，来处理近距离和远距离信息源之间信号强度的偏差。

结构如何影响速度？

大部分速度没有低于1Gsample/s的高速转换器的管道结构中都有一些偏差，在这些结构中一部分连续采样是并列进行的。移位寄存器及时地集结各个阶段的位，并将组合的采样信号传递到纠错逻辑单元。速度高于1Gsample/s的一些转换器采用闪存结构，利用大的比较器阵列在一个步骤内转换采样信号。由于一个N位的闪存转换器要求2N-1个比较器，所以它们对功率的要求非常大，并占据很大的硅片面积。1993年问世但却没有大规模商品化的折叠/内插式架构则减少了所需比较器的数量，从而促成了CMOS实现数千兆赫速率的这一新的飞跃。

为什么折叠/内插式结构的速度如此之快？

依靠良好设计，折叠/内插式结构ADC的速率达到了800Msamples/s。不仅如此，“单个”ADC（速率为1和1.5Gsamples/s）实际上是一个普通芯片上的交叉存取的双通道器件。最新的芯片带有一对交叉存取ADC，并且自身交叉存取速度达到2和3Gsamples/s。

要达到这种速率也不是那么容易的。交叉存取通常会影响性能，因为交叉器件的较时不一致，而增益和偏移也不一定匹配。要保持可能的速度增益，就要求紧密抖动和扭曲校正，以及一定程度的片上增益、偏移和较时的校准。

折叠/内插式结构是如何工作的？

这个结构有四个功能：折叠、内插、均衡(averaging)和校准。折叠对模拟输入信号进行处理，以将之映射或折叠成锯齿波，从而减少折叠所需的比较器数量。那就是说，一个折叠因数为3的8位ADC中，(28?C1)/3或者85个比较器被输入电压范围内的三个段共享，因此每个比较器都对应三个连在一起的彼此极性相反的宽范围放大器的输出（如图）。

层叠阶段增加了折叠，并进一步减少了需要的比较器的数量。为恢复这些在映射或折叠中丢失的信息，额外的“粗调”比较器被用来隔离这些输入信号所在的折叠层。由于粗调比较器和普通比较器是并行运行的，也就没有了判定反馈环路，从而就如在其它非闪存结构中那样，使得高速吞吐量成为了可能。

通过内插，层叠的前置放大器阶段为每一个“带电的”交叉点产生多重“虚拟”交叉点。通过允许不是输入产生的交叉点横跨参考电压，内插可减少需要的前端放大器的数量。

均衡和校准

均衡减弱了器件噪音和偏移的影响，包括由折叠产生的偏移。每一个放大器的输出由邻近的输出迭生。与闪存结构相比，折叠对器件的偏移更敏感，而CMOS对则比双极更难匹配。解决方法就是校准这些前置放大器的偏移。芯片设计者通过共享同样的输入缓冲和在校准路径中包括追踪及保存(track-and-hold)，来匹配交叉存取的信道的增益和偏移。而至于信道间的采样光孔偏移，他们则通过采用一个通用采样时钟来处理。