3D DRAM进入量产倒计时

在 AI 服务器中，内存带宽问题越来越凸出，已经明显阻碍了系统计算效率的提升。眼下，HBM 内存很火，它相对于传统 DRAM，数据传输速度有了明显提升，但是，随着 AI 应用需求的发展，HBM 的带宽也有限制，而理论上的存算一体可以彻底解决「存储墙」问题，但该技术产品的成熟和量产还遥遥无期。在这样的情况下，3D DRAM 成为了一个 HBM 之后的不错选择。

目前，各大内存芯片厂商，以及全球知名半导体科研机构都在进行 3D DRAM 的研发工作，并且取得了不错的进展，距离成熟产品量产不远了。

据首尔半导体行业消息人士透露，3 月，三星电子在加利福尼亚州圣何塞举行的全球芯片制造商峰会 Memcon 2024 上公布了其 3D DRAM 开发路线图。

4 月初，从三星电子传来消息，该公司计划在 2025 年推出基于其垂直通道晶体管技术的早期版本的 3D DRAM，该技术在构成单元的晶体管中垂直设置一个通道，并用一个栅极包裹住它作为开关。该公司还计划在 2030 年推出更新版本的堆叠式 DRAM，该 DRAM 可以堆叠包括电容器在内的所有单元。

3D DRAM 的优势何在？

AI 应用对内存性能（速度和存储密度等）的要求不断提升。然而，在大幅度增长的数据量，以及处理器快速提升的算力面前，传统的平面架构（2D）DRAM 在存储密度和速度方面越来越吃力，与此同时，目前的 DRAM 制程工艺已经接近极限（最先进的 DRAM 制程约为 12nm），进一步提升越来越难，这是由 DRAM 的结构导致的，它的基本存储单元是基于一个晶体管和一个电容器，目前的 DRAM 制程工艺扩展是在一个平面上进行的，工艺提升主要面临两个挑战：一、电容器的缩放；二、电容到数字线的电荷共享，要考虑用多少时间将电荷转移到数字线上、数字线有多长。存储电容的深宽比会随着制程工艺微缩而呈倍数增加，这就是平面 DRAM 工艺微缩越来越难的原因。

也就是说，传统 DRAM 架构是平面型的，而在一个平面内加入更多存储单元越来越困难。因此，类似于 3D NAND，人们开始考虑将立体的 3D 架构带入 DRAM。3D DRAM 将存储单元堆叠在逻辑单元上方，以实现在单位面积上产出更多存储容量，3D DRAM 可以有效解决平面 DRAM 存储电容高深宽比这一难题。此外，使用 3D 堆叠技术还能重复使用存储电容，从而降低 DRAM 的单位成本。

由于 3D DRAM 中的晶体管堆叠为多层结构，这种结构可以扩大晶体管之间的间隙，从而减少电流泄漏。

总之，3D DRAM 芯片是垂直堆叠存储单元，而不是像传统 DRAM 那样水平放置所有单元，它将单位面积的容量增加了 3 倍（3D DRAM 的基本容量为 100GB，而当前 DRAM 的最大容量为 36GB）。

就发展路线来看，据 semiengineering 报道，3D DRAM 有两条路，其中，最直接的方法是保留当前的 DRAM 技术，并将多个芯片堆叠在彼此之上。这是用于 HBM 的高级封装方法，常见的 HBM 芯片为 4 和 8 高，预计很快会达到 16 高。与传统 DRAM 相比，这是一种更昂贵的方案，因为在封装中堆叠 die 需要更先进的工艺，但对于需要大量高带宽内存的应用（如 AI）来说，这是值得的。

另外一条路，也是多数厂商追求的最终目标，那就是单片堆叠。这种方案只需少量额外步骤，但是，这些步骤会导致很多困难。为了实现这个目标，有分析人士认为 3D DRAM 可以效仿 3D NAND Flash，将存储单元翻转。因为 DRAM 单元具有较小的 2D 区域，但具有较大的垂直方向电容器，使其很高且难以分层堆叠。而且，随着 2D 尺寸越来越小，电容器越来越薄，它必须加长以保持足够的电荷。

这就延申出了另外一个问题，那就是电容器问题。

在传统 DRAM 的制造过程中，几乎都是采用电路和存储器堆叠在同一平面的方法来生产的，芯片制造商通过减小单元尺寸或间距来提高 DRAM 的性能。然而，他们达到了在有限空间内增加存储单元数量的物理极限，这里有一个问题，如果电容器变得越来越薄，整个器件可能会崩溃。如果无法解决电容器问题，DRAM 的存储密度和数据传输带宽就难以实现跨越式提升。因此，业界提出了无电容 DRAM 方案，再加上 3D 堆叠技术，有望实现 3D DRAM 的突破。

所谓无电容 DRAM，就是在其存储单元中，仅用一个晶体管来存储信息，且使用具有不对称双栅极结构的多晶金属氧化物硅半导体 FET，通过 floating body 效应来存储电荷（不需要外部电容器）。

目前，全球多家知名半导体科研机构都在进行无电容 3D DRAM 的研究工作，具体技术包括 Dynamic Flash Memory、VLT、Z-RAM 和 IGZO-FET 等。不过，从目前的发展情况来看，包括存储芯片三巨头（三星电子、SK 海力士和美光）在内的厂商还没有披露更多关于无电容 3D DRAM 的细节。

各大厂商的研发进展

传统 DRAM 需要复杂的读写数据操作流程，而 3D DRAM 可以通过垂直堆叠的存储单元直接存取和写入数据，显著提高了存取速度。3D DRAM 的优势不仅包括高容量和快速数据访问，还具有低功耗和高可靠性特点，可以满足各种应用需求。

有机构预测，到 2030 年，全球 3D DRAM 市场规模有望增长到 1000 亿美元。

正是看到了这样的发展前景，以存储芯片三巨头为代表的厂商都在发力，进行相关技术和产品的研发。

如前文所述，三星电子计划在 2025 年推出 3D DRAM 的量产产品。在三巨头中，三星是对该技术最为关注的，投入也最大，3D DRAM 可以帮助三星在未来的 AI 芯片市场占据优势地位。而就目前来看，在 AI 内存市场，特别是 HBM 产品，SK 海力士占据着主导地位，占有全球 90% 的 HBM 市场份额。三星要想赶超 SK 海力士，在 HBM 阶段恐怕是难以实现了，只能寄希望于 3D DRAM 或其它更先进的技术方案。

尽管存储三巨头都在研究这项技术，但 SK 海力士和美光科技尚未公布任何 3D DRAM 发展路线图。

下面分别看一下这三大存储芯片厂商在 3D DRAM 方面的研发和进展情况。

三星电子想主导 3D DRAM 市场，一直在开发新技术。

自 2019 年以来，三星电子一直在进行 3D DRAM 的研究，并于同年 10 月宣布了业界首个 12 层 3D-TSV（Through-Silicon Via）技术。

2021 年，三星电子正式对外宣布其 3D DRAM 开发项目，当时，恰逢该公司在其 DS 部门内设立下一代工艺开发团队，作为一项关键技术，3D DRAM 包含其中，三星半导体业务公司总裁兼首席技术官宋斋赫（Song Jaihyuk）领导该团队。

在 2022 年的 SAFE 论坛上，三星表示，准备通过逻辑堆叠芯片 SAINT-D 解决 DRAM 堆叠问题，该设计旨在将 8 个 HBM3 芯片集成在一起。

据消息人士称，2023 年 5 月，三星电子在其半导体研究中心内组建了一个开发团队，大规模生产 4F2 结构 DRAM。由于 DRAM 单元尺寸已达到极限，三星想将 4F2 应用于 10nm 级工艺或更先进制程的 DRAM。如果三星的 4F2 DRAM 存储单元结构研究成功，在不改变制程的情况下，裸片面积可比现有 6F2 DRAM 存储单元减少约 30%。

2023 年 10 月，在「内存技术日」活动上，三星电子宣布计划在下一代 10nm 级制程 DRAM 中引入新的 3D 结构，而不是传统的 2D 结构。

2023 年，在日本举行的「VLSI 研讨会」上，三星电子发表了一篇包含 3D DRAM 研究成果的论文，并展示了 3D DRAM 芯片内部结构的图像。

据报道，三星电子在美国硅谷开设了一个新的研发实验室，主要进行 3D DRAM 研发。据悉，该实验室隶属于硅谷的 Device Solutions America (DSA) 部门，负责监督三星电子在美国的半导体生产，并专注于新一代 DRAM 产品的开发。

除了要在 2025 年量产，三星电子还要在 2027~2028 年将相关制程节点缩小到 8nm~9nm，目前，最先进的 DRAM 制程约为 12nm。

下面看一下 SK 海力士和美光。

虽然没有明确的发展路线图，但 SK 海力士在一些行业会议上介绍过该公司对 3D DRAM 的理解。据 BusinessKorea 报道，负责 SK 海力士未来技术研究所的副总裁 Cha Seon-yong 表示，2024 年，SK 海力士将会披露 3D DRAM 电气特性的相关细节，到时候，该公司将会明确 3D DRAM 的发展方向。

据外媒报道，SK 海力士正在为将来的 DRAM 开发 IGZO 通道材料，它可以改善 DRAM 的刷新特性。据悉，IGZO 薄膜晶体管凭借其适中的载流子迁移率、极低的漏电流以及基板尺寸的可扩展性，在显示面板行业长期得到应用。它可以成为未来 DRAM 可堆叠通道材料的候选方案。

美光在 2019 年就开始了 3D DRAM 的研究工作。据 TechInsights 统计，到 2022 年 8 月，美光获得了 30 多项 3D DRAM 专利，三星电子持有的专利数为 15 项，SK 海力士持有约 10 项专利，可以看出，美光的 3D DRAM 相关专利数量是这两家韩国存储芯片巨头的 2-3 倍。

除了大厂，有些创业公司也在进行 3D DRAM 开发。

例如，美国公司 NEO Semiconductor 推出了一种名为 3D X-DRAM 的技术，旨在克服 DRAM 的容量限制。3D X-DRAM 的单元阵列结构类似于 3D NAND Flash，采用了 FBC 技术，它可以通过添加层掩模形成垂直结构，从而实现高良率、低成本和显著的密度提升。

据 NEO 介绍，3D X-DRAM 技术可以跨 230 层实现 128Gb 的密度，是当前 DRAM 密度的 8 倍。NEO 提出了每 10 年容量增加 8 倍的目标，计划在 2030~2035 年实现 1Tb 的容量，比目前 DRAM 的容量增加 64 倍。

由于内存与处理器联系非常紧密，因此，3D DRAM 技术的研究工作并未局限于存储芯片厂商，CPU 等处理器大厂也很关注。

由于在 Chiplet（小芯片）技术的商业化上取得了成功，AMD 想在 HPC 用处理器（CPU 和 GPU）方面更进一步，一种设想是在不久的将来在计算 Chiplet 上堆叠 DRAM。在 ISSCC 2023 峰会上，AMD 在其演示文稿中详细介绍了如何提高数据中心能效，其中，对用于服务器处理器和 HPC 加速器的多层堆叠 DRAM 的介绍十分引人注目，该公司预测这将是未来 HPC 用内存的一个发展方向。

近些年，华为在 CPU、AI 等 HPC 上投下重注，要想在这方面进入产业前沿，同样躲不开内存技术的改进问题。在 VLSI Symposium 2022 上，华为发表了一篇关于 3D DRAM 的论文，详细介绍了该公司采用的垂直 CAA 型 IGZO FET 技术，该研究项目可以推动 IGZO 晶体管在高密度 DRAM 领域的应用。

除了企业（特别是大型存储芯片和处理器厂商），全球多家知名半导体科研机构，包括中国知名的科研院所，也都在进行 3D DRAM 的研究工作，就不在此一一赘述了。

结语

目前，AI 正在各行各业渗透，大到数据中心和云计算服务器，小到手机。在可预见的未来，没有 AI 能力的设备将很难在市场上竞争。而 AI 对处理器和内存提出的要求越来越高，眼下，在手机等小型计算系统中，传统 LPDDR 还可以满足应用需求，将来则很有可能被淘汰；而在大型计算系统当中，HBM 冉冉升起，但用不了多少年，其存储密度和数据传输带宽也将难以保障应用升级。此时，3D DRAM 是一个更好的方案。

从长远来看，汽车行业也有望使用 3D DRAM，因为智能化的电动汽车和自动驾驶技术需要能够实时处理从道路上收集的大量数据，此时，如果只有处理器性能提升，而 DRAM 不能满足要求，不会有好的效果和驾驶、乘坐体验，必须保证 DRAM 不存在存储密度和带宽短板，才能充分发挥汽车智能化和自动驾驶系统的性能。

因此，在多个应用市场不断发展的情况下，3D DRAM 拥有广阔的增长空间。