英特尔公布了一种提高芯片组封装生态系统功耗效率和可靠性的方法

在过去几十年里，电子芯片在商用设备中的集成方式显著发展，工程师们设计出了各种集成策略和解决方案。最初，计算机包含一个中央处理器或中央处理单元（CPU），通过传统的通信路径，即前端总线（FSB）接口，连接到内存单元和其他组件。

然而，技术进步使得开发依赖于多个芯片组和更复杂的电子元件的新集成电路（IC）架构成为可能。英特尔公司在这些发展中发挥了关键作用，通过引入用于设计具有多个封装芯片组系统的新架构和规范。

英特尔公司圣克拉拉的研究人员最近概述了一种新的愿景，旨在进一步提高遵循通用芯片组互连表达（UCIe）的系统性能，这是一种用于标准化现代系统内封装（SiP）中多功能芯片组之间连接的规范。他们提出的方法在《自然电子学》杂志上发表的一篇论文中进行了介绍，其中包括降低这些电路中的频率以提高其功率效率和性能。

英特尔公司高级研究员、数据平台和人工智能集团内存和I/O技术联合总经理Dr. Debendra Das Sharma告诉Tech Xplore:“我们一直在推动技术，例如PCI-Express、CXL和UCIe，这些技术是多代的。”“在UCIe 1.0完成之后，我们一直在考虑如何交付另一个或两个性能，理想情况下，每位数的更低功率，以满足对功耗效率性能的不断增长的需求。”

硅和封装技术的发展进步开辟了减小电路板内部连接芯片之间距离的新可能性，也称为凸点间距。Dr. Das Sharma和他的合作者的研究的主要目标是探索一些策略，使研究人员能够在减小封装芯片组的凸点间距的同时进一步提高系统的性能和功率效率。

“先进封装的趋势，包括3D，是减少凸点间距，”Dr. Das Sharma说道。“凸点间距是将连接两个芯片组的两个凸点的最小距离。因此，随着凸点间距的减小，我们在两个芯片组之间获得更多的导线。主要是由于外部互连而产生的自然趋势是将频率推得更高。然而，在这种情况下，由于导线的数量增加，我们需要将频率降低以使电路适合，并获得更低的功耗。”

作为研究的一部分，Dr. Das Sharma和他的同事们进行了分析，进一步探讨了在基于封装芯片组的系统中降低频率的效果。他们发现，与传统的芯片连接接口相反，与UCIe对齐的技术在减小凸点互连间距时显著受益。

具体来说，频率的降低被发现可以提高系统的功率效率和整体性能。总的来说，这篇最近的论文确定了一种新的有价值的方法，可以为随着其基础架构进一步发展的互连电路系统的未来进步做出贡献。

“我们希望广泛的行业都能从我们的工作中受益，通过标准化，就像我们过去在影响行业标准规范方面所做的那样，”Dr. Das Sharma补充说。“就个人而言，我现在计划继续努力发展行业标准的互连，比如UCIe、CXL、PCIe，就像我在过去二十多年里所做的那样。在芯片组和UCIe的背景下，旅程刚刚开始，我对我们面临的机遇感到兴奋。”