为什么仍然没有商用3D-IC？

三维芯片正吸引着越来越多的关注和投资，但到目前为止还没有商业化的 三维 芯片。有一些根本性的问题必须克服，需要开发新的工具。

相比之下，半导体行业正变得相当适应 2.5D 集成，其中单个管芯被组装在用于互连它们的某种衬底上。许多新技术正在开发中，这些技术来自多个方向。EDA 公司正在创建工具和流程，以帮助自动化和优化这些流程的各个方面，并需要额外的验证工具来处理发现的新物理效应。慢慢地，随着问题的解决，成本会下降，更多的人会采用它。

但这只是《超越摩尔》的第一步。该行业不再仅仅关注提高集成度。它现在正在解决涉及封装内分解的机会。为了以与摩尔定律类似的速度提供长期收益，芯片必须垂直发展。异构 3D-IC 才是真正的目标，而 2.5D 则是一种带有辅助轮的学习技术。

没有首先尝试全 3D 是有充分理由的。Cadence 定制 IC 和 PCB 部门产品管理组总监 John Park 表示：「最重要的三个问题是散热、散热、还是散热。我们可以整天堆叠这些东西，你会看到 L3 和 L4 缓存在逻辑上堆叠的示例。这是可能的，因为缓存不会产生大量热量。我们还看到了他们采用完整晶圆并将其堆叠的示例，但这些需要特殊的液冷封装。对于合适的环境类型，我们已经看到了多层堆叠，但功率成为挑战。功率与热量密切相关。当你开始建造这个烟囱时，你如何消散所产生的所有热量？」

更糟糕的是，至少在今天，目标市场是数据中心的生成式人工智能。Alphawave Semi 企业营销高级副总裁 Sudhir Mallya 表示：「特别是当我们关注数据中心基础设施领域时，这些过程消耗的电力非常大。将处理器与其他小芯片堆叠是一个尚未解决的技术问题。这就是为什么我们仍然看到很多 2.5D。对于高带宽存储器 (HBM) 堆栈，所有存储器的大小和功率都相同。因此，从热管理和可靠性的角度来看，与 3D-IC 相比，这个问题更容易解决，因为 3D-IC 具有不同尺寸的小芯片和不同的功率系数。」

Synopsys 产品线管理高级总监 Shekhar Kapoor 指出了 3D 堆叠面临的其他挑战。「尽管 3D 很复杂，但它代表着未来，生态系统必须不断发展才能实现它。有两个关键因素可以进一步简化复杂性：共同语言和明确的规则。2.5D 或 3D 设计组件的普遍接受的术语为程序带来了统一性，并使与多个合作伙伴构建系统变得更加容易。」

逻辑内存一直是 3D 开发和 2.5D 集成的典范。Ansys 产品营销总监 Marc Swinnen 表示：「HBM 是放置在控制器顶部的 DRAM 堆栈，并通过 2.5D 中介层连接到处理系统。HPC 架构的功耗和性能通常取决于将数据传入和传出内存所需的时间和能量。通常情况下，这些性能因素会随着内存的物理位置更靠近计算单元而提高。HBM 将内存置于封装内，但它可以距离处理器更近。更近的内存通常意味着更小（更少的容量）和更昂贵。通过 3D，您可以将大容量存储芯片放置在逻辑芯片之上，并通过 z 轴上数千个非常短的微凸块将它们连接起来。这似乎是一个非常有吸引力的解决方案，设计团队正在探索这一方案。」

逻辑上的内存很可能是《超越摩尔》的第二步，但第三步及以后的步骤是从逻辑上的逻辑开始的。「真正的 3D 是指将其转化为布局布线问题，」Siemens Digital Industries Software 高级封装解决方案总监 Tony Mastroianni 说道。「采用大型网表，让该工具完成每个小芯片的所有规划和实施。」

图 1：3D-IC 概念。来源：西门子 EDA

「逻辑上的内存相对简单；将逻辑堆叠在逻辑上需要系统级的 3D 感知才能实现优化，」Synopsys 的 Kapoor 说道。「从系统层面开始，将设计划分为不同的层数，并综合技术工艺节点和材料，带来了新的挑战，同时也带来了巨大的性能和功率增益机会。」

HBM 一直是一个学习的过程「即使该产品经过多次迭代，制造成本仍然非常高，」Fraunhofer IIS/EAS 高效电子部门负责人 Andy Heinig 说道。「从设计角度来看，HBM 不太复杂，因为 TSV 的放置非常均匀，而且位置也非常清晰。在真实的 3D 系统中，必须优化每个 TSV 的位置。与 z 方向（即 TSV 的方向）相比，芯片内的布线资源非常多。这种资源不平衡需要分区策略，但目前尚不可用，因为它依赖于系统架构。只有优化的系统架构才能通过工具以正确的方式进行分区。另一方面，该领域尚无标准。这意味着真正的 3D 系统的所有部分都必须由一个团队来设计，这意味着从 NRE 成本来看，只有体积大的系统才能被设计。」

这将优化提升为非常复杂的系统级问题。「如果您正在优化成本怎么办？模具尺寸变得可变，」西门子的 Mastroianni 说道。「尽管您可以构建光罩尺寸的芯片并将其堆叠起来，但如果您要优化成本设计，您可能需要使用更小的芯片。那么你如何决定它有多大，以及如何划分该逻辑？」

平面规划需要更上一层楼。「我们正处于早期阶段，可以让您自动优化热点位置，」Park 说。「这些是测试设计，人们正在研究下一代逻辑对逻辑堆栈。我们正在开发的工具正在查看每个工具的热图，并开始对此进行优化。我们不能让这些重叠的热堆形成『烟囱』。因此，我们可以将热点放置在西北角的底部芯片上，将另一个芯片放置在东南角，然后将它们四处移动。」

热是功率的直接结果，而功率是活动的结果。「电路中释放的热能很大程度上取决于短期和长期活动曲线，」Ansys 的 Swinnen 说道。「例如，短时间的高强度计算活动可能不会使温度升高到足以引起关注的程度。但是，如果这种脉冲每隔几毫秒重复一次，那么整个温度就会像锯齿一样越来越高，直到它在许多次循环后失效。通常，逻辑模拟的活动集太短，无法满足控制热传导的较长时间常数的需求。这是一个难题，而且通常存在许多具有不同活动模式的使用场景，这一事实使情况变得更加复杂。」

图 2：多芯片 3D-IC 中的热分析。来源：Ansys

可能需要新的抽象方式。「我们正在讨论的方法之一是预测建模，」西门子的 Mastroianni 说。「如果进行详细分析，则需要很长时间。您想预先做出这些决定。如果您有运行速度更快、足够接近的简单模型，那么您可以在开始确定架构之前开始迭代并做出许多早期决策。这不属于布局布线工具的范围。我们甚至正在研究诸如热应力和机械应力预布局之类的事情，只是进行功率估计，因此我们正在预先进行设计。只要我们将整体功率保持在临界水平下，布局布线工具就不必尝试解决这部分问题，你预先约束了它。」

Park 同意。「你不能等到布局布线完成后才将它们全部粘在一起才发现它会烧毁。热工具已进入规划阶段。或者我们可以以某种方式安排时间。在设计中，当 3D 堆栈附近发生其他情况时，我们可以关闭部分芯片。我们有热传感器。我们会发展到你可以盲目地做这一切的地步吗？不，但我认为我们已经接近这样的阶段：使用这些工具，再加上具有专业知识的人员，我们可以开始扩大规模，以查看设计中的四到五个芯片。」

有一些巨大的挑战。「改变的不仅仅是问题的规模，还有问题的性质，」Swinnen 说。「挑战在于我们有一个芯片团队、一个封装团队、一个系统团队，他们处理不同的规模、不同的工具、不同的语言、不同的格式。它们都与 3D-IC 碰撞在一起。他们面临着多尺度的问题，而工具还没有准备好。从晶体管的器件级到系统级有几个数量级。」

那么为什么要大力发展 3D-IC 呢？

「我们从分立封装转向 2.5D，通过中介层传输信号，从而实现了巨大飞跃，」Alphawave Semi 的 Mallya 说道。「这显著降低了阻抗和电阻。但即便如此，UCIe 和芯片到芯片之类的东西也会带来信号完整性挑战，并限制您从这些东西中获得的速度以及可以组合在一起的并行块的数量。有了 3D，带宽将变得巨大，并且您可以摆脱中介层。」

封装和压力

3D 系统到底是什么样子仍然不确定。

「如果你看看像英特尔 EMIB 这样的技术，他们会在一个小型嵌入式桥上进行芯片间连接，」Park 说。「然后他们在层压板上对外界进行模具处理。您必须考虑使用微凸块进行芯片间连接，并在其他区域使用 C4 凸块。他们正在寻求更牢固地连接并拥有更可靠的产品。这就是为什么您经常看到多层封装，因为如果我们设计一个芯片并且采用 C4 倒装芯片间距，那么我们就有很大的灵活性。我们可以在标准包上做到这一点。我们可以在硅中介层上做到这一点。但如果我们设计一个小芯片并将其置于 45 微米间距，就会限制我们封装方式的灵活性。我们必须采用某种硅桥或硅中介层。在早期规划阶段，当您确定芯片间接口时，无论哪种方式都可以工作。您可以获得适用于 130 微米间距标准封装的 PHY，也可以获得适用于 45 微米间距高级封装的 PHY。」

这将可靠性和散热问题联系在一起。「热量对于产品的可靠性和寿命来说是非常糟糕的，」Swinnen 说。「不仅材料在高温下降解速度更快，而且热循环（以及 3D-IC 组装堆栈中的差异热膨胀）会导致机械应力和翘曲。这些被认为是导致该领域电子系统的两大杀手——热故障和电气连接故障。在 10 微米间距上拥有数十万个微凸块对于系统密度来说非常好，但这些都是非常脆弱的连接，无法承受剪切应力或承载大量电流。对于复杂的 3D 芯片堆栈来说，系统可靠性是一个严重的问题。2.5 集成的优点是将机械相互作用限制在芯片与中介层之间。3D 堆栈具有更加复杂的相互依赖性。」

但对于 3D 堆叠来说，情况会变得更糟吗？「对于 2.5D 来说，这实际上更具挑战性，因为如果你有一个大型硅中介层位于大型基板之上，那么它们就会很大，并且具有不同的热膨胀系数，」Mastroianni 说。「这就是为什么会出现翘曲问题。如果它是单个芯片，甚至是堆叠芯片，则受到掩模版尺寸的限制，因此您永远不会拥有比掩模版更大的芯片。你没有那些极端的东西。而且都是硅，具有相同的热系数。现在仍然存在热膨胀，并且整个切片将具有不同的温度，因此您必须进行分析。」

对于异构堆叠来说情况可能会变得更糟。「如果这些都是 CMOS 设计，堆叠的好处是我们确实有很好的 CTE 匹配，」Park 说。「当你将芯片贴在中介层、封装上时，我们没有很好的干净的 CTE 匹配。尽管我们在构建堆叠时会采用更密集、更紧密的引脚密度，但我们在这些器件之间具有更好的 CTE 匹配。但如果你开始混合材料的技术，CTE 可能也不匹配，这会增加额外的问题。如果我们只是混合节点，我认为这不会是一个很大的技术挑战。」

这一切都与巨大的优化空间有关。「处理翘曲类型问题的一种方法是使用连接结构，」Mastroianni 说。「你可以控制你的音高、间距，并且你希望界面上有漂亮的统一的东西。大间隙可能会导致物体变形，但这可以通过如何设计凹凸结构来机械地解决。」

其中一些问题是无法避免的。是德科技业务开发、营销和技术专家 Chris Mueth 表示：「如今，光子学在很大程度上是点工具的集合，这意味着其中大部分工具往往需要手动操作。」「它们建模和模拟的结构非常基于物理，因此与它们集成的许多东西都不同。要使其在电子光学系统中发挥作用，需要电气工程师与光学工程师合作。它们必须整合起来，这些问题必须得到解决和充分理解。这并不容易，您可能会看到该领域需要做很多工作来打破这些孤岛。在我们考虑将其集成到系统级平面规划和优化工具之前，这必须发生。」

额外的需求带来了新的挑战。「DARPA 三维异构集成计划的目标之一是集成不同的技术，」Mastroianni 说。「一个应用程序将 6G 类型的速度、100 GHz 置于逻辑之上。你不能将其视为一个单独的骰子。它们之间会产生电磁耦合，因此无法单独分析它们。您必须分析复合模具才能进行该分析。这需要一套不同的工具。电磁耦合将更具挑战性。」

热量提取

该行业直到最近才开发出可以有效分析热量的工具。「有在芯片级工作的热分析工具，因此我们可以进行分析，」Mastroianni 说。「但是，它们的速度不够快，无法放入布局布线程序的循环中。因此，如何减轻这种影响将是一个挑战。它非常依赖于环境，而且热度正在上升，因此你不能只出售将与其他东西堆叠起来的独立晶圆，因为它们都必须一起发挥作用。」

标准封装可以消除的热量是有限的。「如果不将 3D 堆栈分散开来为冷却液腾出空间，就很难冷却 3D 堆栈，」Swinnen 说道。「但这降低了装配的好处。解决方案是采用昂贵的冷却方案，包括液体冷却，并在芯片上嵌入热传感器，如果时钟频率变得太热，则可以降低时钟频率。较慢的时钟意味着性能特征的降低。因此，大量使用芯片会导致其速度减慢，以防止热失控。总体而言，电源管理是实现 3D 电路密度的第一限制因素。」

其他人也同意。「这是 DARPA 的一个难题，」Mastroianni 承认。「热量可能是自动化和工具面临的最大挑战。DARPA 明白这是一个巨大的挑战，因此将投入大量资金和研究来解决这个问题。」