TSMC不会在2030年或更晚采用先进的High-NA EUV芯片制造工具 ——英特尔本周刚刚收到了其第一台：报告

TSMC 不急于采用ASML的High-NA EUV进行大规模生产。

本周，英特尔开始收到其第一台ASML的0.55数值孔径（High-NA）极紫外（EUV）光刻工具，它将用于学习如何使用这项技术，然后在未来几年内将这些机器用于18A后的生产节点。相比之下，据中国Renaissance和SemiAnalysis的分析师表示，TSMC并不急于在不久的将来采用High-NA EUV，该公司可能要在2030年或更晚才会加入这一阵营。

“与英特尔在转向GAA（计划在[20A]插入之后）后不久即开始使用High-NA EUV不同，我们预计TSMC将在N1.4时代后（很可能在N1之后，计划在2030年后启动）插入High-NA EUV，”中国Renaissance的分析师Szeho Ng写道。

英特尔的激进工艺技术路线包括从20A（20埃，2纳米级别）开始插入RibbonFET门全围绕（GAA）晶体管和PowerVia背面电源传递网络（BSPDN），然后通过18A对它们进行改进，然后开始使用High-NA EUV工具用于18A后的节点，以提供功耗、性能和面积特性以及最低循环时间。

配备0.33数值孔径透镜（Low-NA）的现代EUV光刻工具为大规模生产提供了13至16纳米范围内的可实现临界尺寸，这足以产生26纳米的最小金属间距和使用单一曝光的图案形成设备产生的估计25至30纳米的端到端互连间距。这足以适应3纳米级工艺技术（金属间距在21至24纳米之间），但在2纳米及以上，金属间距将缩小到约18至21纳米（根据imec的说法），这将需要使用EUV双图案形成、图案形成设备或High-NA单图案形成。

英特尔计划从20A开始插入图案形成（即将进入HVM），然后从18A开始使用High-NA EUV，从而使公司能够简化其工艺流程，避免使用EUV双光刻。然而，High-NA EUV光刻工具的价格显然比Low-NA EUV扫描仪高得多，但High-NA EUV具有许多特殊性，包括2倍减少的曝光场。

因此，SemiAnalysis和中国Renaissance的分析师认为，使用High-NA EUV机器的成本可能会比最初使用Low-NA EUV双光刻更高，这就是为什么TSMC可能不愿意立即使用它，以确保低成本，尽管这可能会增加生产复杂性，也许降低晶体管密度。

“尽管Low-NA EUV多光刻在更多曝光通道上的吞吐量较低，但在最初的GAA尝试中，它可能仍然比High-NA EUV昂贵；High-NA EUV为推动更精细的CD（临界尺寸）而提供更高的源功率，加速了对投影光学和光掩模的磨损，这超过了更高吞吐量的优势，”Szeho Ng解释道。“这与TSMC采用最具成本竞争力的技术来满足量产市场的做法相一致。”

TSMC在2019年开始使用极紫外（EUV）光刻工具进行芯片的大规模生产，比三星Foundry早数月，比英特尔早数年。英特尔希望在High-NA EUV方面超过三星Foundry和TSMC，这可能会确保一些战术和战略上的优势。唯一的问题是，如果TSMC在2030年或更晚才采用High-NA光刻技术，是否能够保持其工艺技术的领导地位（即在英特尔之后四到五年）？