与芯片实际利润的缩减作斗争

作者：semiengineering时间：2023-08-07来源：半导体产业纵横收藏

更小的工艺节点，加上不断寻求在设计中添加更多功能，迫使芯片制造商和系统公司选择哪些设计和制造团队能够获得不断缩小的技术利润。

本文引用地址：http://www.amcfsurvey.com/article/202308/449365.htm

过去，利润主要分配给代工厂和设计团队，代工厂实施高度限制性的设计规则（RDR）以补偿新工艺技术的不确定性，设计团队在设计中内置额外的电路以确保可靠性。RDR 为晶圆厂的各种工艺增加了余量，使晶圆厂能够缓冲从畸形特征到工艺变化的所有情况，这对于新工艺来说总是比成熟工艺更容易出现问题。对于设计团队来说，额外的电路可以在现场出现问题时提供故障转移。

但从 finFET 节点开始仅仅在设计中增加余量就不再是一种选择。晶体管密度的增加和电线的细化达到了总系统裕度（代工厂和设计团队共同构建到芯片中的总和）的程度，开始影响性能和功耗。简而言之，通过细电线和额外的电路将信号驱动更远的距离需要更多的能量，并且会降低性能。因此，代工厂开始与 EDA 公司更加密切地合作，通过更好的工具、越来越多地通过应用 AI/ML 和更详细的模拟，以及将这些工具与新工艺技术更紧密地集成来减少保护带。

结果是不同团体之间争先恐后地游说从设计到制造的流程中获得任何可用的利润。该裕度可以作为异构集成中不确定性的对冲，以及各种类型噪声和由于晶体管密度增加而导致的物理效应的缓冲。它还改变了测试、计量和检查的插入点，特别是对于安全和任务关键型设计，并将测试扩展到制造之外并进入现场，当数据路径由于数据路径退化而导致数据路径退化时，可以使用余量重新路由信号。老化或潜在缺陷。在某些情况下，这也促使芯片制造商在经过硅片充分验证的技术或由于其固有冗余而更具弹性的技术之间进行选择，而不是最新、最先进的技术。

PDF Solutions 总裁兼首席执行官 John Kibarian 表示：「人们正在寻找容变性设计，以避免边缘问题的影响。」「某些架构适合这样做。因此，任何类似数组或本质上并行的元素——比特币挖矿芯片、GPU、TensorFlow 芯片或任何其他 IPU（智能处理单元）——相对于 CPU 或单个处理元素而言，往往具有可变性容忍能力。这些已经占据了大部分工作负载，而工作负载现在正在转向本质上更能感知变化的事物。这可以让你免受晶圆厂变化的影响。但可变性最低的晶圆厂仍然占据了最大的市场份额，因为使用可变性较小的技术仍然会获得更好的结果，从而生产出可变性较小的产品，并且你将因此获得报酬。」

利润率的降低也使现有制造工艺的改进变得更加重要，其中的关键工作之一是将来自一个或多个步骤的数据与工厂中的其他步骤集成在一起。

Tignis 总裁兼首席执行官 Jon Herlocker 表示：「数据集成是其中的关键部分。」。「晶圆厂内部有很多数据孤岛，特别是在前端和后端之间，因为很多可靠性和测试都发生在后端，而且很多时候数据孤岛没有连接到后端。前端数据孤岛。我们在数据孤岛方面看到的另一个有趣的问题是，先进的封装正在变得非常重要。与前端相比，包装方面存在的技术和数据基础设施技术含量较低，但拥有这种低技术基础设施的同一组正在开始做一些高科技的事情。所以现在他们问自己，『我们是否要采用我们的后端技术并将其升级到可以处理我们现在所拥有的复杂性的程度？』」

芯片设计和制造的每个流程都需要收紧，以弥补利润率的下降。这包括制造和测试、计量和检验等明显领域。

Onto Innovation 光刻产品营销总监 Keith Best 表示：「如果你看看覆铜层压板（这是先进封装扇出的当前技术水平），你可能会拥有多达 20 层的 RDL。」「你必须确保这些注册是准确的。但是，当然，人们总是在努力获得更好的 [计量和检查] 分辨率性能。随着分辨率越来越紧，覆盖层也越来越紧，然后你就会担心基材是否稳定。对于覆铜层压板，当固化这些层时，可以改变基材的形状。随着多层的变化，开口变得越来越难满足，最终导致良率损失。」

这为制造中使用的新材料创造了机会，包括玻璃和不同的牺牲和永久粘合材料。但由于在准确理解材料与其他工艺结合时的表现方面存在差距，因此还需要留有余量。

「我们需要帮助的地方是弄清楚我们的材料在客户流程中的具体表现，」Brewer Science 首席技术官 Rama Puligadda 说道。「如果我们能够获得加工条件，我们就可以模拟我们的材料在这些过程中的表现或表现。这将帮助我们预测故障并缩短反馈循环。」

更糟糕的是，今天使用的材料——就像许多制造工艺一样——与五年前有很大不同。

「当今封装中使用的材料在性能、稳定性、质量、环境兼容性和清洁度方面受到更高的标准，」普利加达说。「展望未来，将需要不含 PFAS 和 PFOS 的材料，并且需要更高水平的清洁度来支持混合粘合等工艺。包装材料将向前端质量要求转变。」

更好的设计工具，但更多的孤立数据

在设计方面，分配保证金一直是一个挑战，但在针对特定领域的异构设计中，它变得越来越困难。这种异质性使得芯片制造商能够尝试不同的选择，并基于竞争的原因启用工程变更订单。但是现在的利润率太低了，需要提前做更多的工作，这就是为什么设计技术协同优化和系统技术协同优化最近得到了如此多的关注。决策需要在过程的早期做出，因为物理边距正在影响从随机过程到原子层过程的所有东西。

多家公司董事会成员、ARM 前首席执行官西蒙·塞格斯 (Simon Segars) 表示：「在利润率上堆放了很多利润，而利润率长期以来一直在增加。」「ML 在设计中的一些应用提供了一个机会，可以跨越更大的界限进行优化，挤出一些空白，并以稍微不同的方式理解故障机制。」

这引起了争论，因为虽然设计团队总是希望有更多的余量，但存在与物理相关的惩罚。至少在设计的前沿，更少的余量意味着更好的性能和功耗，但这也需要重新思考各种流程和方法。裕度需要在整个系统的背景下考虑，而不仅仅是单个块或流程。

「每个人都希望降低利润率，」Movellus 总裁兼首席执行官 Mo Faisal 表示。「当你查看 300 瓦及以上的处理器时，你实际上找不到封装。也许你只需将其降低几瓦，就可以从不可能变为可能。做到这一点的方法是减少利润。我在哪里超裕度，因为每一个超裕度都会增加 V min，从而降低电压 - 功率 V²。所以这一切都会反馈回来。V 与时间相关，因此有一种推动力来挤出每一个可能的余量，而这一切都归结为时间。但这需要系统视图，而不仅仅是查看单个块。」

3D-IC 的挑战变得更加复杂。Synopsys 数字设计营销高级总监谢卡尔·卡普尔 (Shekhar Kapoor) 表示：「这是最可怕的部分，也是人们犹豫的原因。」。「方法论和工具已经有了，我们今天实际上可以帮助你划分设计。我们可以纯粹从连接的角度告诉你什么是最好的分区。你可以将所有宏放在一个芯片中，你可以在此处拥有逻辑，然后你可以在此处拥有内存，并且你可能会满足你的大性能目标。但这是最佳方法吗？你是否看过图中出现的所有其他内容？你对它的热部分做了什么？你有热裕度和功率裕度，并且必须将它们加在一起。但我们过去有 20 个不同的角落。现在，对于典型的单片设计，我们有大约 200 个时序角。因此，你必须考虑名义上最坏情况的所有这些组合，并且所有这些都具有巨大的乘法因子。这只是为了计时。你还面临热问题、老化问题、电力问题。如何延长时序签核，不仅仅是点对点、触发器到触发器，还要考虑功率和热量的影响。如果你能正确地做到这一点，那么至少你可以在一个地方处理利润。」

西格斯同意了。「你可以担心设计中『这个区块』或『这个 IP』的余量。对于不同基板上的堆叠芯片或多个芯片，特别是如果它们来自不同的代工厂，每个人都会建立安全边际。但如果你继续这样做，最终你就没有任何表现。这可能会导致不同的构建模块特征的方式。」

这也增加了对电源完整性分析的需求，而这在十年前通常被认为不重要。Ansys 营销总监 Marc Swinnen 表示：「现在它是一级签核工具，因为电压裕度已经变得如此之小。」。「降低功耗最好的办法就是降低电压，所以就有了超低压工艺。但这意味着你会产生电压降没有余量的副作用。你已将电压压得如此之低，以至于你确实无法承受路径上的任何损失，因此它们对电压降变得非常非常敏感，并且 EM/IR 成为一级签核工具。如果增加压降裕度，则最大频率会下降，因为现在必须针对较低的电压进行设计。因此，你不仅没有太多利润，而且你创造的任何利润都会直接影响你的绩效底线。这意味着除非绝对必要，否则你真的不想把那个余量放在那里。尽管如此，人们仍然看到 F max 降低约 10% 的芯片比他们最初模拟的要高，而且他们无法完全获得他们应该获得的频率。最常见的原因是动态压降。电压降分析中存在一些逃逸，他们没有看到在实际芯片中会导致影响时序的局部电压降。由于他们没有预料到的电压降情况，他们发现频率神秘地下降了 10%，这可能是由于动态电压降造成的，动态电压降已经完全取代了传统的静态电压降。面临的挑战是确定哪些开关组合是现实的，哪些开关组合会导致最严重的电压降，以及如何减轻这些电压降以及如何解决这些问题。但通过芯片的全面利润来应对这种情况的想法是行不通的。已经成为一个非常困难的问题。

此外，基于保护带不再是一种选择的事实，裕度可能会决定哪种工艺（或者在先进封装的情况下，哪种工艺）最适合特定的设计。「高级节点还不成熟，」Movellus 的费萨尔说。「电线中有更多的变化和更多的电阻，你需要通过提高电压来付出代价。栅极电压可以降至 0.6 伏，但即使对于 3 纳米，也必须保持在 0.75 伏左右。这一切都将成为保证金。」