苹果UltraFusion连接技术是如何实现史上最强PC芯片的？

3月9日，苹果发布了一款颠覆性的产品 —— M1 Ultra芯片，不管是宣传上还是工艺上，都能够看出苹果对它寄予了厚望。

M1 Ultra采用了苹果创新性的UltraFusion封装架构，通过两颗M1 Max晶粒的内部互连，打造出一款性能与实力都达到空前水平的SoC芯片，可为全新的Mac Studio提供令人震撼的算力，同时依然保持着业内领先的能耗比水平。

M1 Ultra性能如何？

M1 Ultra支持高达128GB的高带宽、低延迟统一内存，晶体管数量达到了惊人的1140亿个，每秒可运行高达22万亿次运算，提供的GPU性能是苹果M1芯片的8倍。使用它处理多线程任务的速度，相比市面上功耗范围相近的16核台式个人电脑芯片中速度最快的型号（英特尔 i9-12900k）还要高出90%之多。

相比市面上以10核心设计的桌机处理器，苹果强调M1 Ultra可降低65%电功耗，相比16核心设计的处理器则可在相同瓦数提升最高90%，最高约可精简100W电力损耗，而相较市面最普遍使用的GPU更仅需三分之一电力运作，相比最高阶的GPU（英伟达 RTX 3090）更可降低200W电力损耗，苹果更强调M1 Ultra处理器提供市面目前最高的每瓦效能表现。

不同于M1 Pro、M1 Max的多种规格，简单芯片加倍的M1 Ultra共有两种规格，与之对应的就是砍半的M1 Max。

· 20核心CPU、48核心GPU、32核心神经引擎、64GB统一内存

· 20核心CPU、64核心GPU、32核心神经引擎、128GB统一内存

M1 Ultra的媒体引擎性能是M1 Max的两倍，提供了前所未有的ProRes视频编解码吞吐量。事实上，搭载了M1 Ultra的Mac Studio最多可以播放18条8K ProRes 422视频流，这是其他芯片无法做到的。

M1 Ultra还集成了一系列其他定制化苹果技术，例如能够驱动多个外部显示器的显示引擎、集成的Thunderbolt 4控制器和一流的安全性能，包括苹果最新的Secure Enclave功能、硬件验证的安全启动和运行时反漏洞利用技术。

M1 Ultra完善了M1系列芯片，并凭借强大的CPU、GPU、不可思议的神经引擎、ProRes硬件加速和巨量统一内存，成为了世界上最强大的个人计算机芯片。依照苹果硬件部门资深副总裁Johny Srouji说明，M1 Ultra将是M1系列最后一款产品，但苹果并未说明是否还有其他组合可能性。

开创性的UltraFusion

众所周知，要做更强大的芯片，就需要堆更多的电路，更多的晶体管，而工艺越先进，同样的面积就能塞进去更多晶体管，芯片性能上限就越高，这也是为何大家追求更先进制程的原因之一。

在造芯之路上“狂奔”十余载的苹果，面对物理工艺节点即将达到物理极限，此次的突破点是什么？苹果芯片设计师用了「1+1」的方案暂时解决了目前芯片所面临的设计难题 —— 1 Ultra = 2 Max，M1成了计量单位。

在如今新制程升级困难、良率降低，芯片速度增长缓慢的情况下，“合二为一”的方法在大幅提高算力的同时提高了良率，使得大芯片价格不至于指数级增长，看起来是个有效的升级方式。

从成本上来说，业界分析称苹果M1 Ultra单颗造价约300 美元~350美元。显著低于英特尔Xeon处理器，较英特尔最新Core-i9-10980XE 18核心处理器价格超过1000美元，苹果M1 Ultra的性价比更高。

提升性能最常用的做法，是通过主板来连接两枚芯片，但这通常伴随着许多弊端，包括延迟增加、带宽减少、功耗增加等。而M1 Ultra是将两枚M1 Max芯片的晶粒直接连接在一起，背后的关键技术即是苹果创新定制的封装架构UltraFusion。其实，UltraFusion功能位置早已内置于之前发布的苹果M1 Max芯片中，但直到3月的苹果Peek Performance活动才被明确提出。

它可同时传输超过10000个信号，从而实现高达2.5TB/s低延迟处理器互联带宽，相比业内领先的高端多芯片，实现了4倍多的互联带宽。这种架构能让M1 Ultra在工作时依然表现出一枚芯片的整体性，也会被所有软件识别为一枚完整芯片，开发者无需重写代码就能直接运用它的强大性能。这在史上从无先例。

从M1 Ultra发布的UltraFusion图示可以看到，苹果M1 Ultra应该是采用台积电基于第五代CoWoS Chiplet技术的互连架构，透过硅中间层（Silicon Interposer）与微型凸块（Micro-Bump），将两组M1 Max彼此连接。

Chip-on-Wafer-on-Substrate with Si interposer（CoWoS-S）是一种基于TSV的多芯片集成技术，广泛应用于高性能计算（HPC）和人工智能（AI）加速器领域。

随着CoWoS的进步，可制造的中介层（Interposer）面积稳步增加，从一个全掩模版尺寸（大约830mm2）到两个掩模版尺寸（大约1700mm2）。中介层的面积决定了最大的封装后的芯片的面积。

第5代CoWoS-S（CoWoS-S5）达到了大至三个全光罩尺寸（~2500mm2）的水平。通过双路光刻拼接方法，该技术的硅中介层可容纳1200mm2的多个逻辑芯粒和八个HBM（高带宽内存）堆栈。芯粒与硅中介层的采用面对面（Face to Face，互连层与互连层对接）的连接方式。

在UltraFusion技术中，通过使用裸片缝合（Die Stitching）技术，可将4个掩模版拼接来扩大中介层的面积。在这种方法中，4个掩模被同时曝光，并在单个芯片中生成四个缝合的“边缘”。

根据苹果公司的专利显示，在这一技术中，片间互连可以是单层金属，也可以是多层金属。

UltraFusion不仅仅是简单的物理连接结构。在这一封装架构中，有几项特别优化过的技术。

· 低RC互连：在UltraFusion中，有新的低RC（电容x电阻=传输延迟）金属层，以在毫米互连尺度上提供更好的片间信号完整性。与传统的多芯片模块（MCM）等其他封装解决方案相比，UltraFusion的中介层在逻辑芯粒之间或逻辑芯粒和存储器堆栈之间提供密集且短的金属互连。片间完整性更好，且能耗更低，并能以更高的时钟速率运行。这种新的中介层互连方案将走线电阻和通孔电阻降低了50%以上。

· 互连功耗控制：苹果的专利显示，UltraFusion使用了可关闭的缓冲器（Buffuer），进行互连缓冲器的功耗控制，有效降低暂停的互连线的能耗。

· 优化TSV高纵横比的硅通孔（TSV）是硅中介层技术另一个非常关键的部分。UltraFusion/CoWoS-S5重新设计了TSV，优化了传输特性，以适合高速SerDes传输。

· 集成在中介层的电容（iCAP）：UltraFusion在中介层集成了深沟槽电容器（iCap），帮助提升芯片的电源完整性。集成在中介层的电容密度超过300nF/mm2，帮助各芯粒和信号互连享有更稳定的供电。

· 新的热界面材料：UltraFusion通过集成在CoWoS-S5中的新型非凝胶型热界面材料（TIM），热导率>20W/K，覆盖率达到100%，为各个高算力芯粒提供更好的散热支持，从而增强整体散热。

· 通过Die-Stitching技术有效提升封装良率降低成本：UltraFusion中，仅将KGD（Known Good Die）进行键合，这样避免了传统的WoW（Wafer on Wafer）或CoW（Chip on Wafer）中失效的芯粒被封装的问题，进而提升封装后的良率，降低了整体的平均成本。（坏的芯片越少，在固定的流片和研发费用前提下，单芯片平均成本就越低）

UltraFusion充分结合了封装互连技术、半导体制造和电路设计技术，为整合面积更大、性能更高的算力芯片提供了巨大的想象空间，为计算架构的发展提供了非常好的助力和参照。同时，M1 Ultra的成功，会让传统的芯片制造商，感受到更大的压力。

Chiplet设计将成为行业主流

在当下的半导体行业中，Chiplet设计已经成为行业主流，成为快速制造芯片同时降低制造成本的关键。目前，这项技术被用于数据中心服务器和高端台式机的芯片，并在这些产品中提高了大型芯片的经济性。

Chiplet的优势便是降低成本，摆脱对先进工艺节点的依赖，甚至可以弯道超车。不过Chiplet是将芯片2D、3D堆叠，对于热管理设计和热功耗的控制更为严格。M1 Ultra成型的理念有些类似Chiplet技术。不同的是Chiplet更多是运用旧工艺（如7nm芯片），小型化的芯片（CPU），利用先进的封装工艺进行混装，灵活度很高。

近日，台积电、英特尔、高通、三星、Arm、AMD和日月光等十大厂商成立了UCIe（UniversalChiplet Interconnect Express，通用芯粒互连技术）标准联盟，藉此扩大推动Chiplet技术应用生态。而同时，业界热议，为何苹果没有加入该联盟？

M1 Ultra芯片的问世，使得苹果芯片再次刷新了行业认知。让人们意识到，在先进封装方面，苹果无意加入该联盟，因为UltraFusion技术已经达到业内顶尖水平，远远超出了UCIe 1.0的标准。

M1 Ultra是苹果野心的进一步延续，连最有钱的苹果也转向Chiplet了，这预示着也许未来在消费级领域，高性能产品走Chiplet这条路可以走得通。

对于产业来说，Chiplet带来了新的机会，在标准与生态层次上，Chiplet建立了新的可互操作的组件、互连协议和软件生态系统；对于芯片制造与封装来说，增设了多芯片模块（Multi-Chip Module，MCM）业务，Chiplet迭代周期远低于ASIC，可提升晶圆厂和封装厂的产线利用率；对于半导体IP来说，升级为Chiplet供应商，可提升IP的价值且有效降低芯片客户的设计成本；最后对于芯片设计来说，降低了大规模芯片设计的门槛。