利用 Calibre nmLVS-Recon 技术加快上市速度：电路验证新范式

背景

1981 年是业界公认的电子设计自动化 (EDA) 商业化元年，Mentor, a Siemens business 自这一年开始，长期致力于深耕 EDA 工具领域。从一开始，我们的 Calibre® 验证平台就专注于为企业提供一流的验证流程。 在与全球设计人员、工程师和团队的日常互动中，我们一直在密切观察设计和验证周期，并不断努力改 进我们的工具以提高生产率。

有一个趋势非常明显……流片变得越来越困难，需要的时间也越来越长。根据行业会议调查得出的统计 数据，每年至少有 50% 的预定流片出现延迟。这些延迟由多种因素引起，包括可制造性设计 (DFM) 优 化、性能指标的实现、时序收敛，以及运行 signoff 验证周期所需的漫长时间等。

虽然验证过程不是导致设计周期出现延迟的唯一因素，但它对 signoff 过程的总持续时间的确有很大的影 响。这种影响可部分归因于设计复杂性、设计尺寸、器件数量和多边形数量的增加，以及新型器件、更 复杂的测量和参数计算。与此同时，验证操作不仅数量在增加，而且变得越来越复杂，提出了新的和扩 展的可靠性和性能要求，上下文相关度更强，并且增加了多重曝光考虑因素。验证过程的所有方面都面 临着日益增长的验证复杂性，包括物理验证、电路验证、可靠性分析和 DFM 收敛等。

影响完整验证周期的总周转时间 (TAT) 的一个重要因素是设计的就绪度。如果设计处于早期的实施和装配 阶段，它将始终 “存在问题”，这意味着它包含的许多设计问题仅仅是因为设计处于未完成状态而存在 的。在 “存在问题” 的设计上运行完整的 LVS 验证周期将会产生成千上万乃至成百上千万个必须分析和调 试的错误，从而增加了全芯片验证时间，并且需要更多的硬件才能实现全面分析和计算并行性。尽管这 些设计将会随着时间的推移而逐渐就绪，最终将总体 LVS 运行时间缩短至几个小时，但在到达此里程碑 前进行的大量耗时的迭代已经对交付排程造成了严重的破坏。

CALIBRE 生产率和创新

Mentor 不断努力寻找并消除影响设计和验证工程师的生产率和效率的 “痛点”。作为该过程的一部分，我 们开始开发创新的 “一键式” 设计探索，来支持早期的设计勘察和分析。Calibre nmDRC-Recon™ 解决方案 便是 Calibre 早期验证技术套件的第一个实现，主要着眼于早期设计的设计规则检查 (DRC)。Calibre nmDRC-Recon 解决方案使物理验证团队能够在运行全芯片 signoff DRC 之前快速扫描 “存在问题” 的早期设 计，以便更早、更快、有条不紊地查找并快速修复选定类别的 DRC 错误 [1]。

Calibre nmLVS-Recon™ 解决方案通过提供智能化过程，使用户能够利用创新的数据分区、数据复用、任 务分配和错误管理选项，帮助他们在存在问题的设计上实现更快的版图与电路图比较 (LVS) 迭代，从而给 设计团队、片上系统 (SoC) 工程师和电路验证团队带来类似的好处。借助 Calibre nmLVS-Recon 解决方 案，电路验证团队可以快速检查存在问题、尚未成熟和处于早期阶段的设计，用分析方法发现特定类型 的 LVS 违规，并尽早、更快加以修复。设计中如果包含严重的系统性违规（例如短路的网络），则不仅 会产生成千上万的错误结果，还会由于需要大量硬件资源而影响完整 LVS 迭代的运行时间和可扩展性。 验证工程师可以使用 Calibre  nmLVS-Recon  流程，以交互和迭代的方式快速、高效地查找和修复这些类型的违规，直到设计就绪，可用于全芯片 signoff  LVS  迭代为止。Calibre  nmLVS-Recon 技术不仅从根本上加快了整个电路验证检查的流程，而且通过提供具有灵活使用模型的多配置框架，进一步缩短了验证   TAT和上市时间。

LVS 验证

在当今市场中，失志成为行业领导者的企业都在努力快速生产更具创新性、功能更强大、能效更高、节 能且尺寸更小的多任务 SoC 设计。为满足激进的市场计划要求，SoC 设计人员必须经常在单独模块完成 甚至可使用之前，便赶紧开始芯片集成。这种方法与传统的设计周期有很大的不同，在传统的设计周期 中，在进行芯片级集成之前需要先完成模块的设计、布线、最终化和验证。工程师根本没有那么充裕的 时间，这迫使设计和验证活动不得不并行开展，没有人愿意或能够等到芯片完成并清除所有 DRC 违规后 再运行全芯片 LVS 验证。设计和验证周期发生的这一重大变化给芯片级验证阶段带来了诸多挑战。

考虑一个由四个模块构成的芯片的简单示例，其中每个模块处于不同的就绪阶段。在芯片从存在问题的 状态进化到全芯片 LVS 就绪阶段的过程中，每个模块以不同的速度进化到不同的完整性级别。如图 1 所 示，这些级别可能包括：

■ 未完成布线

■ 尚未插入金属填充

■ 模块放置为空，在 SoC 中用黑框作为 占位符（无验证）

■ 已插入模块，但缺少电源连接或顶层 连接

■  模块尚未清除 DRC 违规。

图 1：在当今快节奏的市场中，设计和验证活动通常并 行进行。

这种设计方法并非先进工艺节点所独有。物联网、网络、汽车和移动通信等应用甚 至在成熟的的工艺节点设计项目中引入新 的和扩展的验证复杂性。在许多公司，模 块和芯片分区并不是由同一办公室中的一个团队进行验证，而是由全球团队和多个利益相关方共同完成，尽管他们面临着物理位置、时区和通信 等诸多挑战，但仍必须以某种方式开展合作。在数据准备层面，并非所有模块同时就绪，或在集成之前 完成，而这一事实还不是仅有的问题。将这些模块合并在一起时出现的混合数据库冲突（ LEF/ DEF、OASIS、GDS  等），往往还会揭示更多的验证问题。

在传统的全芯片验证流程中，SoC   工程师在芯片级设计上所有复杂的层次化上下文和跨层次网络运行电路验证并执行所有依赖连通性的规则，这一过程通常预期只需要一个夜晚的运行时间便可完成。如今这 些预期不再符合现实，而市场压力有增无减。那么验证工程师有哪些选择呢？

电路验证挑战

在传统的 LVS 验证流程中，工程师在每次修改数据库、编辑模块或应用错误修复后，需要一遍又一遍地 在设计数据库上运行 Calibre nmLVS™ signoff 工具。而每次 LVS 迭代都会验证一系列的电路验证要求，包 括连通性提取、器件识别、建立软连接并报告其冲突、开路/短路路径隔离、电气规则检查 (ERC)、高级 器件参数计算，以及详细的版图与电路图比较等。这组广泛的要求通常需要在一夜之间完成，适用于 signoff 过程，但对于早期（存在问题）的设计迭代而言可能并非最佳选择。

与 DRC 或其他与形状和几何形状有关的物理验证不同，电路验证的一个独特之处在于其严重依赖连通 性，并且需要复杂的层次化上下文为完全执行的 LVS 验证奠定基础，这使得设计分区或将设计分解为更 小部分变得几乎不可能。即使与您合作的团队在整个过程中都能花时间编写脚本并且支持和维护内部开 发的专门流程，也无法保证这些流程在电路验证过程中不会出错或能够提供准确的结果。

CALIBRE NMLVS-RECON 使用模型：改变 LVS 范式

Calibre nmLVS-Recon 解决方案的前提非常简单 — 将基于迭代的使用模型与完整的 LVS signoff 使用模型分 开，并让工程师无需投入 CAD 资源或更改晶圆代工厂规则集，便能轻松掌控这两种使用模型。

Calibre nmLVS-Recon 流程通过为工程师提供快速反馈，使他们能够快速分析、修复和验证选定的设计问 题，大大加快了电路验证迭代的速度。选项包括：

■ 归类：专注于特定类型的违规

■ 优先排序：首先解决影响最大的错误

■ 任务分配：使团队能够专注于一组特定的设计问题

■ 分区：拆分数据以简化调试和根本原因分析

■ 数据复用：在现有的数据库和磁盘文件上进行增量执行

■ 交互式方法：实时编辑以验证问题是否解决，合并修复内容，并加快调试周期

Calibre nmLVS-Recon 解决方案为早期电路验证引入了一种更直观的方法，仅执行解决最高优先级问题所 需的检查。工程师可以轻松地在不同配置之间切换，并确定他们希望在每一轮执行中重点解决的问 题。Calibre nmLVS-Recon 流程会自动确定必须执行哪些电路验证要求，以实现最高效率。Calibre nmLVS- Recon 迭代速度快、精益、高效，而且结果的调试难度降低了几个数量级。

如图 2 所示，完整的 Calibre nmLVS-Recon  解决方案将支持四个主要电路验证类别：

■ 短路路径隔离

■ 软连接冲突

■ 电气规则检查

■ 电路/版图比较

图 2：Calibre nmLVS- Recon 流程满足选定的 电路验证要求。

短路隔离

优先关注最棘手的问题

如果工程师可以在早期验证期间优先关注影响最大的问题，然后再逐步解决其他问题，将会怎样？无论 如何，在存在问题的设计上总会遇到哪些影响较大的电路验证问题？电路验证和 LVS 比较的核心均以连 通性为基础。我们在早期设计阶段进行的多项设计分析表明，一个存在问题的平均规模的设计大约有 3 万个短路路径，设计人员必须对此进行分析和修复。团队往往将早期阶段 80% 的验证时间花在分析和 修复短路上，有时需要花费几周的时间来调试复杂的短路。

为什么这些短路如此复杂？事实证明，有几个原因。当复杂的短路牵涉到巨大的网络或电源/接地网格短 路时，它可能会延伸至整个芯片。单个短路可能由许多短路路径组成，必须对所有短路路径进行分析， 以确保问题得到完全解决。设计中的短路和开路会影响在典型电路验证阶段（例如 ERC 或浮动节点检 查）中执行的其他分析的准确性，而这些阶段通常与连通性依赖关系有关，并且需要完整的层次化上下 文分析。因此，短路路径的分析、隔离和调试是设计人员在早期设计阶段遇到的主要痛点之一。

Calibre  nmLVS-Recon  短路隔离 (SI) 使用模型仅专注于短路隔离和短路路径调试，从而仅执行构建短路隔

离分析所需路径绝对必需的可选择的连通性提取步骤。内置选项使工程师能够进一步划定设计中特别感 兴趣的那些区域：

■  层感知 SI 分区将设计划分为层组，以分析特定兴趣层上的短路：

–  后道工序层与前道工序层

–  顶层金属布线与模块级布线

–  每个金属对的增量分段

■ 网络感知 SI 通过优先针对设计中影响最大的网络，重点分析关键短路，而这取决于网络的大小及其 在整个芯片中的传播方式。

–  专注于特定的网络类型（电源/接地、信号/IO 等）

– 灵敏网络隔离

–  优先执行影响较大的网络分析

■ 自定义 SI 支持可自定义的输入，以实现更精确的短路路径分析并简化逐个网络的迭代 以下流程展示了如何在早期设计验证中采用 Calibre nmLVS-Recon SI  使用模型。

1.  SoC 工程师启动 Calibre nmLVS-Recon SI  流程，重点关注构建电源/接地路径的层。

2. 将结果数据库与一组设计人员共享，进而由他们在电源/接地网络上运行 Calibre nmLVS-Recon SI 流 程，每个流程选择一组特定的层。

3.  团队使用 Calibre RVE™ 交互式 SI 功能快速隔离每个指定层上的短路。

4. 针对每项短路，设计人员实时编辑数据库，运行 Calibre nmLVS-Recon SI 验证的多次迭代，确保已修 复指定层的短路。

5. 修复所有层的短路后，批准并保存设计编辑。

6. 团队选择另一组层并重复以上过程，直到修复所有电源/接地短路为止。

7.  团队针对信号网络重复以上 Calibre nmLVS-Recon SI  流程。

CALIBRE NMLVS-RECON SI 流程的结果

通过将 Calibre nmLVS-Recon SI 流程用于早 期设计的短路隔离验证，设计人员可以将迭 代速度提高 10 到 30 倍，并且对硬件的要求 也更加精益。图 3 说明了 BEOL 和选定层 SI 验证与全芯片 LVS 相比所达到的迭代速率。

图 3：使用 Calibre nmLVS-Recon SI 流程进行早期的短期 隔离验证，可大幅缩短迭代运行时间并降低资源要求。

展望

Calibre  nmLVS-Recon 解决方案的未来增强功能包括增加使用模型来实现剩余的生产率目 标：选择性 ERC、软连通性冲突分析，以及 电路/版图比较。目标保持不变：利用类似 的分区、归类、优先排序、数据复用和任务分配功能，实现快速识别、调试和修复可选择的电路问题。通过将传统上僵化、繁琐且耗时的批处理 LVS 体验替换为交互式使用模型，使设计人员能够快速识别、分析、调试和修复选定类型的电路验证问 题，Caliber nmLVS-Recon 解决方案提升了早期设计电路验证的标杆，提供直观且易于使用的使用模型， 促使设计和验证团队可以更快、更高效地针对设计实现和验证开展协作，以免影响其 signoff 流程。

作为不断发展的早期设计验证技术套件的一部分，Caliber nmLVS-Recon 解决方案使设计和验证工程师能 够更快、更高效地执行早期电路验证，从而全面加快交付计划并缩短上市时间。

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