台积电公布3纳米光刻规划及未来路线

台积电昨天召开了第一次虚拟技术研讨会，公布了3纳米光刻及未来路线计划。

过去几年，台积电已经与英特尔旗鼓相当，在半导体领域占据了领导地位。在今年年初英特尔宣布推迟其7纳米工艺后，台积电正抓住机会，以行业领导者的身份继续“攻城略地”。

据台积电高级副总裁米玉杰表示，该公司有计划继续提供有意义的节点改进，直到N3及以下。

总的来说，7纳米得到了一系列产品系列的支持，而不仅仅是单一的芯片类型或类别，它贡献了台积电2020年第二季度36%的收入。

接下来，关于N5和N6节点的一些更新。根据台积电的说法，N6比N5的逻辑密度提高了1.18倍。对于N5节点(与N7相比)，收益更大：1.15倍的性能，或1.3倍的功耗改进，或1.8倍的逻辑密度改进。与N5相比，N5P预计将进一步提高1.05倍的性能或降低1.1倍的功耗。

台积电今天披露的N4节点将降低掩膜层要求，并提供直接的迁移路径。米玉杰没有提供更多细节，说明N4提供了哪些改进，或者哪些特定客户会迁移到该节点。预计在2021年第四季度进行风险生产，计划在2022年进行量产。

至于N3，台积电预计它将在2022年成为最新、最先进的节点。与N5相比，收益同样不大，性能仅提升1.1-1.15倍，功耗提升1.25-1.3倍。这些增益是相对于N5而言的，而不是N5P。与7纳米相比，N3在同样的功率下，性能应该提高1.25倍-1.35倍，或者在同样的性能下功耗降低1.55倍-1.6倍。请记住，在这些比较中，你看到的所有倍数都是假设一个理想化的晶体管，并不一定符合AMD、英特尔甚至英特尔实际制造的产品。制造商通常不会针对任何单一类别进行优化，而是利用所有三个类别中提供的一些改进。

台积电转向这些细分节点，提供多个相对类似的选项，其中一个原因可能是为客户提供小规模迭代改进的选择，并推出新产品，而不需要根据新的设计规则重新打造。有些人可能还记得，台积电在多年前就推出了所谓的 "半节点"，为那些想更快地利用小改进的代工客户提供迭代步骤。半节点的命名方式已经不再使用，但这似乎是这个想法的概念基础。如果你打造一个5纳米CPU，不想为3纳米打造一个新的部件，你可以迁移到5NP或可能的N4，在成本和密度上实现一些改进，并将新节点转变的成本分摊到几年内。

N3将继续使用FinFET鳍式场效晶体管，而不是过渡到GAA环绕式结构场效晶体管。这与三星不同，三星已经表示要在3纳米节点使用GAA。不过，三星似乎在自己的7纳米坡道上遇到了一些问题，所以这些计划有可能会发生变化。

台积电继续致力于纳米片和纳米线的研究，并展示了一种32Mb纳米片SRAM，在0.46v下仍可运行。上图中的堆叠 "片 "显示了从基于FinFET的方法的过渡，不过台积电没有计划在2022年之前将这项技术商业化。

台积电还讨论了它所取得的一些具体的技术成就，不过并不是所有这些成就都与部署在某个节点上有关。它已经成功地在后端(BEOL)28纳米CMOS中部署了一个碳纳米管功率栅极器件，并成功演示了一个空气隔板，以降低10%的栅极到漏极电容。它还制定了提供更好的通阻和电路RC延迟的路线图。

其中一些单独的改进带来了令人印象深刻的收益，比如据称通阻降低了50%，。

考虑到台积电进入大批量生产和公司推出产品之间的滞后，台积电为其即将到来的节点给出的特性将对AMD、英伟达、高通和苹果在2023到2024年之前推向市场的芯片类型产生有意义的影响。

总的来说，台积电发出的信号是，我们可以期待有意义地改善功耗和晶体管密度，但每晶体管层面的性能只会有小幅提升。从台积电的16FF到7纳米节点的性能提升不会从N7复制到N3。这并不意味着硅设计人员不会找到提高性能的方法，这只是意味着他们可能不得不通过进一步提高使用晶体管的效率或设计芯片的类型来实现。最近的一项研究表明，制造商往往难以实现这些改进，而是依赖于每个连续制造节点所能带来的收益。由于密度逐代提升强劲，但功率和性能的改善幅度较小，预计将有更多企业转向先进的封装和分解，希望通过更高的效率获得更多的回旋余地。

芯片是由晶体管和内部互连构成，晶体管相当于开关。利用铜布线实现晶体管顶部的互连，这些布线使电信号实现在晶体管间的传递。芯片有10到15层铜互连，一般来说，第二金属层M2的间距最窄，因此，芯片技术节点名称就是根据最窄节距定义，通常是最合适的布线的间距。采用光刻技术后，节点名称和规格不再与M2间距一致，而且不同厂商的定义也不一样。现在的芯片制造节点名称更像是一个市场化的数字，然而，每一个节点和上一个节点相比都有所改进。