基于MPC92433的高频时钟电路的设计

摘要：提出一种高频时钟电路的设计方案。利用一款先进的可编程时钟合成器MPC92433，基于FPGA的控制，实现4对LVDS信号输出。系统经过测试，输出时钟信号频率达到1 GHz，可以广泛应用到各种数字电路设计中。
关键词：MPC92433；高频时钟；I2C；FPGA

时钟信号是任何数字电路设计的基础，而时钟源是雷达、通信、测试仪器等电子系统实现高性能指标的关键，很多电子设备和系统功能的实现都直接依赖于高性能的时钟源。文中选择时钟合成器MPC92433+FPGA的方式设计高频时钟源，实现了4路LVDS(Low Voltage Differen tial Sighals)电平信号输出。
MPC92433是一款高性能时钟合成源，它是3．3 V兼容、PLL针对性的时钟合成器，输出LVPECL电平标准差分信号的频率范围为42．50～1 468 MHz，最大时钟抖动为10 ps／1 GHz，同时具有芯片体积小、功耗低等优点，因此可以很容易地实现高频时钟信号的合成。
FPGA选择Xilinx公司的Spartan系列中的XC2S200E芯片，它可以提供最多15 552个逻辑单元，最多达到600 000个系列逻辑门，具有分布式的RAM和BLOCKRAM，最多可达514个I／O，支持19种标准，其中还包括LVDS、HSTL、PCI等功能，系统时钟频率达200 MHz，可以极大地满足设计的要求。

1 MPC92433介绍
1．1 主要性能特点
两路差分LVPECL兼容的高频率输出；输出频率通过2-wireI2C总线或并行接口编程；LVCMOS兼容的参考时钟输入；两路LVCMOS兼容控制输入；两路输出同步时钟停止功能；完全集成PLL。
1．2 结构说明
MPc92433逻辑结构如图1所示。外部晶体作为芯片内部晶振的频率基准，一个LMCOMS兼容的时钟信号用来作为PLL参考信号。内部晶体振荡器被分频后与PLL相乘，VCO(航向控制振荡器)内部PLL动态范围为1 360～2 850 MHz，其输出通过I2C(Inter Integrated Circuit)或并口配置。晶体振荡器频率fXTAL、PLL预分频器P、反馈分频器M和PLL后分频器N共同决定输出频率。PLL反馈通道是内部的，分频器N通过I2C或并口配置可提供7种比例配置(2，4，6，8，12，16，32)，同时它具有扩展性，可提供50 Ω占空比。高频输出端QA和QB输出差分信号，并且QB可以配置为运行在任何1x或1／2x的时钟频率或OA输出。

芯片有串行和并行两种配置接口。并行接口的目的是直接通过硬件配置PLL没有分隔的引脚，但是它不支持对PLL的读操作，而串行接口是一个I2C模式接口，允许进行读／写操作。在本设计中，采用串行接口模式，寄存器读／写操作通过芯片的数据配置接口SDA和时钟配置接口SCL实现，芯片工作在主从模式下。

2 串行IC接口模式
MPC92433的时序逻辑如图2所示。

当对MPC92433加电后，其他并行接口管脚M[9：0]、NA[2：0]和P都是开路状态。当处于上升沿时，PLL开始默认的配置，这种初始配置可以在任何时候通过串行接口被重新编程控制。

3 硬件电路设计
3．1 设计原理
FPGA通过E2PROM加载控制程序后，MPC92433根据写入的程序对相应管脚进行逻辑配置，输出所需要的时钟信号。因为MPC92433输出的是两路差分LVPECL电平信号，通过扇出模块差分出4对LVDS(Low Voltage DifferentialSignals)电平信号。电路原理框图如图3所示。

电路主要包括4部分：FPGA模块、时钟模块、扇出模块和总线模块。FPGA模块主要实现程序及相关参数加载功能；时钟模块通过对时钟芯片的配置实现高频时钟的生成；扇出模块实现差分信号由1路LVPECL电平信号扇出4路LVDS信号的功能；总线模块实现对电路的读写功能。
3．2 电路设计
要得到高频时钟信号，主要是实现FPGA对时钟芯片的控制，即通过FPGA的I／O接口实现对MPC92433芯片的管脚逻辑定义。MPC92433芯片主要功能引脚、NA、NB等分别与FPGA连接，接口模式为模式。
FPGA加载成功后，控制MPC92433芯片输出高频时钟信号，差分信号通过双芯LEMO传输到扇出电路形成1：4的LVDS信号。输出的LVDS信号到达接收端时，通常要求接收端具有很高的阻抗。在终端匹配大电阻可以使电流大部分流过电阻，当输入信号翻转时，改变经过电阻的电流方向，可以实现逻辑“0”和“1”的状态互换。为了提高抗噪声效果，差分信号之间用75 Ω电阻串联。

4 结束语
系统经过测试，可以满足输出1 GHz的高频时钟信号，同时由于MPC92433是可程控的，因此可以在原有电路上进行改进，使得电路输出更高频率的时钟信号。
电路中差分的电平信号是LVDS和LVPEL两种，要满足信号完整性和较强的抗干扰能力，除了要使负载和信号线的阻抗相匹配之外，在设计中还要尽量避免阻抗不匹配的环节出现，对于差分信号线还应该注意以下几点：1)差分线离开器件引脚后，要尽相互靠近，以确保耦合到信号线的噪声为共模噪声：2)信号线的长度应该匹配，不然会引起信号扭曲和电磁干扰：3)不可以仅仅依靠软件的自动布线功能，要根据实际情况仔细修改差分线的阻抗匹配和隔离；4)尽量减少过孔的使用，避免其他一些引起阻抗不连续的因素；5)信号线在不同的信号层时，要注意调整差分线的宽度和间距，避免因介质改变引起的阻抗不连续。