确保通过USB 3.0认证的一些测试技巧和技术

虽然已经有早期的USB3.0产品上市，但向超速(SuperSpeed)USB的大规模转换还没有开始。部分问题是USB 2.0已经十分普及，生产成本非常低。高带宽设备(如视频摄像机和存储设备)成为了SuperSpeed USB的第一批应用对象。然而，至少目前为止，成本因素将USB 3.0实现仍限制用于较高端的产品。

除了广泛部署任何 新的行业标准所面临的固有挑战外，USB 3.0不仅仅是USB 2.0的常规升级，因为USB 3.0可以提供10倍的性能提升。虽然性能提高了，但消费者对低成本互连的期望一直没有改变。这就给工程师带来了巨大的压力，他们只能使用速度低得多的通道，同时仍要在各种条件下确保可靠性、互操作性和高性能。确保物理层(PHY)一致性的测试和认证从未有现在这么关键或重要。

USB 3.0共享许多其它高速串行技术(如PCI Express和串行ATA)的特性：8b/10b编码、显著的通道衰减以及扩展频谱时钟。本文将讨论一致性测试方法，以及如何对发送端、接收端、电缆及互连实施最精确、可重复的测量。掌握这些技巧后，到SuperSpeed平台集成实验室(PIL)的旅程也许会更精彩。

高速Vs.超速

USB 3.0可以满足带宽日益增加的需求，能够支持应用提供更加实时的体验。目前在用的USB设备数量估计超过10亿，因此USB 3.0需要具有后向兼容功能，以支持传统的USB 2.0设备。当然，USB 2.0和3.0之间还有多个重要的PHY区别(表1)。

为了应对与更高速度接口有关的新挑战，SuperSpeed USB一致性测试已经作出了很大的修改。USB 2.0接收端的验证包括接收端灵敏度测试。USB 2.0设备必须响应150mV或150mV以上的测试包，同时忽略(抑制)低于100mV的信号。

另一方面，SuperSpeed USB接收端必须在有许多信号损伤的条件下还能正常工作，因此测试要求比USB 2.0更加严格。设计师还必须考虑传输线效应，并且使用包括在发送端进行去加重、在接收端进行连续时间线性均衡(CTLE)在内的均衡技术。如今还要求在接收侧进行抖动容限测试，但使用扩频时钟(SSC)和异步参考时钟可能导致互操作性问题。

评估USB 3.0串行数据链路的另外一个重要部分是测量波形和互连通道行为之间的复杂交互。以下假设已经不再成立：因为发送端输出信号符合眼图模板，所以在所有通道达到给定损耗条件下设计都能正常工作。为了理解在给定最差通道条件下发送端的余量，除了一致性要求外，你还需要建模通道和电缆的组合，并使用通道建模软件分析通道效应(图1)。

发送端的一致性测试

发送端测试需要使用各种测试图案(表2)。每种图案的选择依据是与评估图案的测试有关的特征。CP0是一个D0.0扰码序列，用于测量确定性抖动(Dj)，比如数据关联抖动(DDJ)。而CP1是一种无扰码的D10.2全速时钟图案，不产生DDJ，因此更加适合用于评估随机抖动(RJ)。

抖动和眼图高度是在应用均衡器函数和合适的时钟恢复设置(二阶锁相环或PLL，闭环带宽是10MHz，阻尼系数为0.707)之后用100万个连续单位间隔测量的。抖动结果的计算方法是以1 x 10-12的误码率(BER)从测量数据总量中提取抖动性能。例如，利用抖动外推法，目标RJ等于测量得到的RJ(rms)乘以14.069。

图2显示了标准化的发送端一致性测试装置，其中包括参考测试通道和电缆。测试点2(TP2)最靠近被测设备(DUT)，而测试点1(TP1)是远端测量点。所有发送端的常规化测量都是在TP点的信号上进行的。

在TP1点采集到信号后，可以使用一款称为SigTest的软件工具进行数据处理，类似于正式的PCI Express一致性测试。对于要求预先一致性测试、表征或调试的应用，还可以用其它工具深入观察不同条件或参数下的设计行为。带USB 3.0特定软件的高速示波器可以提供自动的标准化和信息化PHY发送端测试。这些工具可以确保测试设备得到了正确配置，从而有效节省时间。

在测试完成后，一份详细的通过/失败测试报告将突出显示可能存在设计问题的地方。如果在不同测试位置(例如公司实验室，测试室)之间出现矛盾，应该使用前次测试运行时保存的数据再次执行测试。

在要求进一步分析的场合，可以用抖动分析和眼图分析软件进行查错和设计表征。例如，一次可以显示多个眼图，允许工程师分析不同的时钟恢复技术或分析软件通道模型的效果。另外，可以使用不同的滤波器分析SSC效应，最终解决系统互操作性问题。

均衡考虑事项

由于有较大的通道衰减，SuperSpeed USB要求采用某种形式的补偿机制来打开接收端的眼图。发送端一般采用去加重形式的均衡技术。归一化的去加重比率在线性刻度下规定为3.5dB或1.5x。举例来说，当跳变沿比特电平为150mVp-p时，非跳变沿比特电平将为100mVp-p。

CTLE一致性均衡实现包括裸片上的有源接收端均衡或无源高频滤波器(比如电缆均衡器中使用的滤波器)。这种模型非常适合用于一致性测试，因为在描述转移函数时非常简单。CTLE实现在频域有一组极点和零点，因此在目标频率处会出现峰值。

CTLE实现对设计而言更加简单，并且比替代性技术消耗更低的功率。然而，在某些情况下，由于适配性、精度和噪声放大等方面的限制，它们可能还不够。其它技术包括前馈均衡(FFE)和判定反馈均衡(DFE)，这些技术使用经比例因子加权的数据样本来补偿通道损耗。

CTLE和FFE都是线性均衡器，因此都会由于高频噪声的提升而出现信噪比的劣化。然而，DFE在反馈环路中使用非线性元件，因而能最大限度地减少噪声放大，补偿码间干扰(ISI)。图3所示例子显示了经过显著通道衰减后的5Gbit/s信号以及使用去加重、CTLE和DFE技术均衡过的信号。