20×18位符号定点乘法器的FPGA实现

摘要：在数字信号处理中经常需要进行乘法运算，乘法器的设计对整个器件的性能有很大的影响，在此介绍20×18比特定点阵列乘法器的设计。采用基4-Booth算法和4-2压缩的方案，并采用先进的集成电路工艺，使用SMIC O．18 μm标准单元库，提高了乘法器的速度，节省了器件。利用Xilinx FPGA(xc2vp70-6ffl517)对乘法器进行了综合仿真，完成一次乘法运算的时间为15．922 ns，在减少乘法器器件的同时，提高了乘法器的速度，降低了器件的功耗。
关键词：定点乘法器；Verilog HDL；Booth 算法；4-2压缩；波形仿真

随着计算机和信息技术的快速发展，人们对器件处理速度和性能的要求越来越高，在高速数字信号处理器(DSP)、微处理器和RSIC等各类芯片中，乘法器是必不可少的算术逻辑单元，且往往处于关键延时路径中，乘法运算需要在一个时钟周期内完成，它完成一次乘法操作的周期基本上决定了微处理器的主频，因此高性能的乘法器是现代微处理器及高速数字信号处理中的重要部件。目前国内乘法器设计思想有4种，分别为：并行乘法器、移位相加乘法器、查找表乘法器、加法树乘法器。其中，并行乘法器易于实现，运算速度快，但耗用资源多，尤其是当乘法运算位数较宽时，耗用资源会很庞大；移位相加乘法器设计思路是通过逐项移位相加实现，其耗用器件少，但耗时钟，速度慢；查找表乘法器将乘积直接放在存储器中，将操作数作为地址访问存储器，得到的输出数据就是乘法结果，该方法的速度只局限于存储器的存储速度，但随乘数的位数增加，存储器的空间会急剧增加，该方法不适合位数高的乘法操作；加法树乘法器采用流水线结构，能在一个时钟完成两数相乘，但当乘数的位数增加，流水线的级数增多，导致会使用很多寄存器，增加器件的耗用，而采用Booth算法的乘法器，会在速度、器件、精度、功耗方面有很大优势。
在此介绍了20×18比特定点阵列乘法器的设计，采用基4-Booth算法，4-2压缩，基本逻辑单元为中芯国际(SMIC)公司O．18／μm工艺所提供的标准单元库，在减少乘法器器件的同时，使系统具有高速度，低功耗的特点，并且结构规则，易于FPGA的实现，同时在ASIC设计中，也是一种很好的选择。

l 乘法器结构
20×18位乘法器的逻辑设计可分为：Booth编码，部分积的产生，4-2压缩树，超前加法器，舍人溢出处理。其中。Booth算法可以减少50 %的部分乘积项，而4-2压缩树，减少求和的加数个数，它可以减少加法器个数，节省器件，与传统方法比，同时少了串行累加或Wallace树结构中的多级传递延迟，从而提高整个乘法器的速度。
4-2压缩完后最后的两个数，直接相加，其延时为一个超前进位加法器的延时，得到结果后，再根据需要数据的精度，做溢出处理及四舍五入如图1所示。