基于FPGA与SDRAM的数字电视信号采集系统的设计与实

要FPGA与的数字信号采集系统。可以提供大容量的存储空间。提供优秀的系统适应能力。该方案通过计算机并口实现与计算机的通信 ,但是高性能的逻辑分析仪价格昂贵,而且存取深度不足限制了对于海量数字电视信号的分析能力。尽管采用图像采集卡也可以方便地采集到大量的模拟电视图像,但是图像采集卡通常只能保存有效图像内容,行场同步信号将被丢失。而且采集卡使用自身的对模拟电视信号进行采集,其性能与数字电视系统的真实环境存在差异。本文采用作为外部存储器实现的大容量数字信号采集系统采集到真实的数字电视信号。 1SDRAM接口状态转移图

2 上电序列

FPGA与一块外挂的比特构成。设计灵活,修改方便。基于的设计经过修改可以移植到不同的工作环境。内的采集系统分为数据采集、数据缓冲、接口和接口四大部分。数字化的电视信号通过数据采集模块被采集到内,并进行位宽调整等数据预处理,然后使用数据缓冲模块汇集批量的数据后通过接口存入外挂的芯片,最后使用接口将数据读入到计算机内进行后处理。

ITU601标准量化的数字电视信号包含一组比特的亮度信号,一组比特的色差信号和一组比特的同步信号,还有一条时钟信号。同步信号包含场同步与行同步,分别指示场消隐期和行消隐期。信号采用简单的线性编码方式。亮度信号的取样频率定为。在：：格式中,每个色差信号取样数为亮度信号的一半,取样频率定为。为了采集完整的电视信号需要每一个时钟采集亮度、色差与同步共比特数据。

SDRAM总线相同的比特数据。如果的容量足够大,系统可以只是简单地将每次比特数据填充至比特以简化设计。如果容量有限,可以将次采集的比特数据调整成个比特的数据以充分利用存储空间。还可以去除电视行场同步期间的无效数据以节省空间。采集模块在开始采集后等待一场电视信号开始后才开始采集,保证存入的数据可以构成完整的电视图像,有效地利用存储空间。当空间被数据填满时,系统自动停止数据采集。这样采集的数据量大小完全由可配置的容量大小决定。通过增加可以方便地扩充系统容量。

13.5 MHz或者的电视信号采样频率上,而接口模块工作在高速时钟上。为了避免跨越时钟域可能导致的亚稳态问题,数据采集模块与接口模块必须使用进行缓冲与数据传递。数据缓冲模块采用一个个字,每个字长比特的双时钟、双端口的作为存储单元。当开始采集数据时将复位,然后数据采集模块每采集一个比特的数据就将其写入。当内的数据达到个后通知接口模块进行读写。由于采用了进行时钟域间的数据传递,输入模块的时钟与后端的工作时钟没有任何联系,便于灵活地配置采样时钟。当用于采集频率更高,数据量更大的场合时,应适当加大字深,以防溢出。