采用MAX II器件实现FPGA设计安全解决方案

基于SRAM的FPGA是易失器件，需要外部存储器来存储上电时发送给它们的配置数据。在传送期间，配置比特流可能会被捕获，用于配置其他FPGA。这种知识产权盗窃损害了设计人员的利益。

　　本文提供的解决方案可防止FPGA设计被拷贝，即使配置比特流被捕获，也可以保证FPGA设计的安全性。通过在握手令牌由MAX II器件传送给FPGA之前，禁止用户设计功能来实现这种安全性。选用MAX II器件来产生握手令牌，这是因为该器件具有非易失性，关电时可保持配置数据。而且，对于这种应用，MAX II器件是最具成本效益的CPLD。本文还介绍了采用这种方案的一个参考设计。

　　硬件实现

　　FPGA设计安全解决方案的硬件实现如图1所示。MAX II器件产生连续的握手令牌，发送至FPGA，以使能用户设计。FPGA和MAX II器件之间传送5个信号：clock、shift_ena、random_number、ready和handshaking_data。

图1：FPGA设计安全方案的硬件实现。

　　一旦FPGA经过配置后，它向MAX II器件提供连续时钟。同时连接至FPGA和MAX II器件的启动/复位信号必须置位，以启动系统工作。FPGA中的随机数发生器（RNG）开始为FPGA和MAX II器件产生初始计数值（每次上电或者启动/复位信号置位时，仅向MAX II器件发送一次随机数）。随机数准备好后，shift_ena信号变为高电平，采用random_number信号，随机数串行移位至MAX II器件。随机数全部移位至MAX II器件后，ready信号置位，指示FPGA可以接收来自MAX II器件的握手令牌。

　　配置之后，由于Enable信号还是逻辑低电平，FPGA中的用户设计功能被禁止。只有MAX II器件送出的握手令牌和FPGA内部产生的数据相匹配，Enable信号才会置位，启动用户设计功能。这两个数据之间出现差异时，Enable信号变为低电平，禁止用户设计功能。MAX II器件中产生握手令牌和FPGA器件中产生数据的方法和过程相同。如果没有正确的令牌，FPGA器件中的用户设计功能被禁用。这样，即使配置比特流被捕获，也可以防止用户设计被拷贝。

　　设计构建模块

　　FPGA的设计安全组成包括一个时钟分频器、随机数发生器（RNG）、安全内核、比较器和可靠性部分，而MAX II器件的设计安全组成只包括图1所示的安全内核。

　　FPGA和MAX II器件使用的安全内核相同，如图2所示，由以下部分构成：随机数接收器、64位计数器、编码器、移位器/复用器。

图2：FPGA和MAX II器件的安全内核。