基于FPGA的PCM30／32路系统信号同步数字复接设计
2．3 复用方法
数字复接的方法主要有按位复接和按字复接、按帧复接三种。对PCM基群信号来说，一个码字由8位码组成，代表一个样值，所以该系统采用按字复接的方法。每个复接支路依次轮流插入8位码组成的码字。复接以后的合路信号码流顺序为：第1路的TS0，第2路的TS0，第3路的TS0，第4路的TS0；然后再是第1路的TS1，第2路的TS1，后面依次类推循环进行。这种方式完整保留了码字的结构，有利于多路合成处理和交换。按字复接方法要求设备有较大的存储容量，至少能存储一个码字。
相对比而言，按位复接就是指每次只复接每个支路的一位码字，复接后的码序列中第1时隙中的第1位表示第1支路第1位码，第2位表示第2支路第1位码，后面依次类推。各路的第1位码依次取过以后，再循环此后的各位码，这种方法的特点是复接时每支路依次复接1 b，对设备要求简单，但破坏了原来的样值码字结构；同理而言，按帧复接是指每次复接一个支路的一帧数码，复接后的码元序列相当于把按字复接中的某一时隙替换为某一个帧信号。这种复接方法的特点是：每次复接一个支路的一帧信号，因此按帧复接时不破坏原来各帧的结构，有利于信息交换，但要求有很大容量的缓冲存储器，电路结构相对复杂。如图2所示为按位复接和按字复接的原理示意图。本文引用地址：http://www.amcfsurvey.com/article/191080.htm
3 基于FPGA的同步数字复接系统设计与实现
根据系统实现功能要求的特征，本文以Verilog HDL硬件描述语言为基础对电路进行功能描述，建立FPGA模型，利用综合仿真设计工具QuartusⅡ8．0对复用端和分解端分别进行系统功能仿真、综合布局布线，并结合仿真波形结果，分析说明系统功能实现的正确性。
3．1 复用端电路设计原理
复用端主要由定时时钟输入、时钟分频和复接模块组成，电路原理框图如图3所示。定义一路8 MHz的定时时钟输入信号CLK8和4路2 048 Kb／s的PCM基群信号a，b，c，d为支路输入。定时时钟通过分频产生一路2 MHz的模块内部时钟信号，并由模块内部逻辑产生一路LD控制信号。复接器主要完成功能为在2 MB时钟控制下，接受支路输入的基群码元信号，每接收到8个码元信号后将其分别锁存在4个支路锁存器re-ga，regb，regc和regd中，然后在LD控制下将其搬移到32位并入串出移位寄存器，同时在8 MHz时钟信号控制下串行输入经过复用的8 196 Kb高速信号e，其中LD信号的周期被设计为PCM信号的一个时隙间隔，系统利用时钟的同步性可实现4路低速支路输入和一路高速串行输出，电路原理结构图如图3所示。
3．2 复用端功能仿真结果分析
利用QuartusⅡ进行综合仿真后，加载波形进行功能仿真分析。由于一帧信号码元信息太多，为了便于分析，对仿真结果截取了一个LD周期，也即一个时隙的码元信号复用情况。CLK2时钟上升沿采集支路某一时隙码元信号并存入锁存器，为方便表示，利用十六进制数据表示信号某时刻状态值，如图4所示。
LD上升沿到来时刻，支路寄存器采集到的一个时隙码元信号情况值为：rega=10010010B(92H)；regb=11010101B(D5H)；regc=11000110B(C6H)；regd=11010100B(D4H)。经过时分同步复用后的高速输出信号为：e=10010010110101011100011011010100B(92D5C6D4H)，信道传输速率提高了4倍。码元信号复用过程及仿真波形示意如图4所示。
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