设计与验证复杂SoC中可综合的模拟及射频模型
设计用于SoC集成的复杂模拟及射频模块是一项艰巨任务。本文介绍的采用基于性能指标规格来优化设计(如PLL或ADC等)的方法，可确保产生可制造性的鲁棒性设计。通过这样的设计，开发者能在保证成本效益和不超预算的前提下，高效、及时地将产品或器件推向市场。
对于当今复杂系统级芯片(SoC)设计，尤其是含有复杂模块如PLL或ADC等的设计，利用综合平台设计者能获得以下好处：1) 可根据性能规格来创建最优的模块设计；2) 可对性能与设计余量空间(如芯片面积与速度之间等)之间的折衷进行评估；
当使用者输入性能指标规格时，综合平台通过将电路公式表示为凸出的优化问题，可同时对器件尺寸及布局布线综合进行优化。这样，对设计者的挑战就只有通过合成来验证综合过的设计是否正确，以及能否满足所有工作条件下的预期性能需求，而不必对每一个实例都进行详尽的硅验证。
我们都清楚，在减少芯片体积并使功能最大及功耗最小方面，设计者面临着巨大的压力。因此，可靠性余量空间有所减小，这就使得鲁棒性模拟及射频IC的制造成为一项艰巨任务。以下几种因素需要关注：
1. 电路性能主要取决于晶体管的行为；
制造过程中的很小改动都会导致电路性能的极大变化。在生产期间，改变技术参数可导致电路失败。针对可制造性设计的目标是以设计为中心，以至于多数被制造的电路能满足性能规格，同时还能使面积开销最小化。这就要求不同工艺下都需使用精确的晶体管模型。
2. 由于诸如快速开关数字电路等而产生的基底噪声耦合，会极大地降低敏感模拟信号的质量；
因此，设计者必须进行仔细的版图设计以减少器件错配及寄生效应，这对确保正确的电路行为极为关键。不像数字电路，模拟电路要求设计者记住大量性能规格，因此对模拟模块进行重新设计是一件非常耗时的工作。对于采用0.13微米及以下工艺的设计来说，必须满足HCE、NBTI及STI应力效应以获得最佳的模拟及射频性能。在这些挑战面前，旨在控制可靠性目标的现有商业工具却不精确。
如何验证鲁棒性？
通过考虑各种会反向影响制造成品率及性能的因素并将其整合到综合平台中，设计者可实现鲁棒性设计。
在描述电路行为及性能规格的相同公式中，设计者也可加入多种技术变量。如果边界设计可行，则意味着只要设计处于可行性范围内，即无需对每一种新的实例进行验证。
提高成品率的一项传统策略是运行多次Monte Carlo模拟，但Monte Carlo分析却是一项保证成品率最优化的艰苦工作。
Monte Carlo分析可创建一批具有容差元件的电路，并对电路性能进行统计测试。每一种电路都由多个元件(从与用户定义容差及分布类型相匹配的大批元件中随机选出)构成。其结果是一条设计约束分布曲线。从此数据可分析出可靠性、成本及制造电路的能力。此概念是在优化程序中使用多次Monte Carlo模拟。
环路的组成为：先由优化器推荐一种候选电路，然后再由评估引擎对每一候选电路的质量进行评估。如此循环反复，直至满足规格指标为止。此过程被称为设计中心化方法，实际上只能用于后设计优化。一些商用工具采用SPICE及一个或一组数值搜索引擎。优化者(器)可以是：设计工程师；模拟退火法(Simulated annealing)；牛顿法(Newton's method)；或任何其他类型的经典优化方法。
不用说，Monte Carlo方法是一种CPU密集型的方法，实际上不可能用于超过数十个晶体管的电路设计中。更重要的是，该方法要求模拟电路设计者及优化专家进行以下工作，即：先由经验丰富的模拟设计者输入SPICE架构及测试基准，然后再由优化专家选择步骤规模、搜索空间及搜索方法。总而言之，Monte Carlo方法要求由专家来对资源进行规划，而且极为耗时，所有这些因素使得我们需要一种优化成品率的新方法。
凸起优化
模拟及射频元件(如锁相环及数据变换器等)的晶体管行为及性能指标，都能用设计变量的多项式来表示。(见图2)
如果设计者将其设计问题表示为几何程序，则他能创建一种特殊类型的凸起优化问题。最终解决方案完全独立于起始点(甚至起始点不可行，且不可行指标能被清楚地检测到)。设计者能获得非常有效的整体优化法所带来的好处，即使是很大的问题，他也能获得迅速计算出来的结果。如果有这样的解决方案，则保证程序能获得收敛。事实上，这是一种能决定全局优化设计的快速综合方法。
通过改变变量并考虑相关函数中的标记，几何程序可用公式被重新表示为一种凸起优化问题。在使用几何程序对电路建模时，设计空间被表现为一种凸起集，而凸起问题则具有特殊的性质：它们的可行集就是凸起。
鲁棒性模拟电路创建
正如我们所知，电参数(如晶体管增益等)中的统计变化是由制造工艺中的变化所致，并能影响电路的性能及成品率。通过保证制造及电路设计之间的紧密耦合，综合平台可产生出鲁棒性设计。
这些工艺变化是由于随机制造变化所致，且传统上都被合并到工艺模型中。例如，在制造器件时，掺杂扩散或沉积中的非一致性条件，可导致氧化厚度及扩散深度的改变。氧化厚度及基板、聚合、植入及表面电荷中掺杂水平的变化等，都会对门限电压值造成影响。照相平版印刷工艺中的分辨率可引起MOS晶体管中的W/L改变。而这些参数改变又会引起电参数(如表面电阻及门限电压等)发生变化。
例如，用500 MHz统一增益带宽来将运放限制在一个特定功耗上。为满足这一约束条件，可在多个工艺阶段对设计进行优化，并且还能将电源电压变化及诸如电阻变化这样的因素包括在内。表1列出了一些与工艺有关的指标，这些指标作为优化程序的一部分被包括到综合平台中。
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