基于FPGA的无线信道模拟器设计
3 模拟器的性能测试与分析
开发板的工作时钟为100 MHz，DDS IP核延迟2个时钟周期有输出值，乘法器延迟1个时钟周期有输出值，所以系统总共有3个时钟周期的延迟。串口传输数据比较慢，而且数据量太大容易出错，所以将工作时钟分别进行100倍分频上传衰落信道第一径的25 000个数据进行观察，工作时钟变成1 MHz，将所得的幅度谱转化成功率形式后如图3所示，fclk=1 MHz的Matlab仿真如图4所示。本文引用地址：http://www.amcfsurvey.com/article/190237.htm
图3和图4中横轴单位均为s，纵轴单位均为dB。通过比较图3和图4发现实际产生的结果与仿真结果大致相同，也因为系数的取整和最后上传数据的截断有少许误差，基本满足要求。
4 结语
本文采用Jakes改进模型，基于FPGA模拟了无线信道的传输特性，最终经过验证基本满足要求。为了简化实现过程，将系数取整以及传输数据进行截断，产生一些误差，在这方面可以采用浮点数表示系数得到更精确的值。
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