提升芯片投制设计的进度估算的方法

专注于发展及推行新技术、新（芯片）产品。至于二线业者则在各方面均介于一线与三线之间，包括规模性、（芯片）产品成熟性、产品线的广度等等。请参考如下的表1，该表显示出一线、二线、三线业者在芯片投制项目上的相关信息。

表1 从最终定案的netlist到产生GDSII的设计时间表

表1

从表中可知，一线、二线、三线业者从netlist到tapeout（指正式将芯片设计交由晶圆厂生产成芯片）的天数分别为31天、45天、61天。其中一线与三线间有较大的差异，此差异大于一线与二线间的差异，也大于三线与二线间的差异。而较大的差异性也意味着个中的分析将能有较大且确切的斩获，因此以下本文将特别聚焦在一线与三线间的分析比较。

上表的数据也显示，芯片投制设计项目的复杂度，极大程度取决于平均门数、平均存储器位数、平均时钟频率等，关于此无论是一线、二线、三线业者均是相同的。

在平均门数方面，三线业者的用量较一线多出11%，若将此进行线性扩展对应，则会多增加3天的开制工程时间。平均存储器位数方面也是一线与三线间有所差异，不过，存储器个数（memory instance count）的差异所造成的影响，与内存在电路布局、芯片面积等方面的影响相比相对较小。即便如此，对三线业者的投制项目而言，所增加的电路布局上的工作及执行投制设计的软件工具运作时间等，也只会在整个项目中多增加几天时间而已。

在频率频率方面，一线业者的平均频率与三线业者的平均频率相比，约仅高出8%，由于差异太小，难以看出是否此为影响投制进度时间的主要因素。另外，一线业者使用较先进的制程节点技术，如此会增加设计后的验证心力，进而略增投制时间，不过使用旧制程的三线业者也会为了让芯片有较佳的频率表现而进行时序收敛（timing closure）的挑战性设计，此亦同样会略增投制时间。总体来说，一线与三线在投制设计上的差异太小，无法从中解释为何一线与三线间有长达30天的项目进度落差。

表1的所有数据都来自同一家无晶圆厂的芯片投制商，所以表中的所有投制项目用的都是同一种设计方法、同一种设计流程，在逻辑闸用量上、电路配布的密度目标等也都是相近。进一步的，参与、投入投制设计的设计工作者的能力水平，以及由工作者构成的设计团队等也都类似，而管理各设计团队的则是同一组总项目管理团队。

管理团队追查所有芯片投制设计的主要设计复杂性部份，也追查一线与三线的芯片实现差异性等，均因差异过小而难以解释为何项目进度时间有如此大的落差。唯一可解释的是一线、三线业者所交付的定案版netlist有极大的不同，进而导致后续投制进度时间的大落差。因此接下来将探讨一线与三线芯片设计商的设计工程团队，试图了解其是否为导致项目时程差异的主因。