运用智能的调试和综合技术隔离FPGA设计中的错误

通过导出模块隔离问题

您可将故障模块作为完全独立的综合项目导出，以便专门对该模块进行调试。导出过程会产生隔离的综合项目，其中包含所有该模块的源文件、语言标准和编译库，以及所含文件的目录路径和路径顺序，以达到对该模块进行单独综合与调试的目的。如前一节所示，出现错误的模块会自动在设计数据库中标出错误属性，并在设计原理图中突出显示，便于对该模块进行查找和提取。

为了导出模块及其所有相关源文件进行隔离调试，应首先在Synplify Pro/Premier 软件GUI 中(图4)的设计分级视图或RTL视图中选择设计模块或实例，然后点击右键并在弹出菜单中选择“Generate Dependent File List”。

将每个分级模块的错误进行修复后，您可将其再集成到设计中，既可作为RTL在整个设计环境中重新综合(自上而下的综合流程)，也可作为网表(自下而上的流程)进行综合(见图5)。

要满足时序要求就不可避免地要用到设计分级，这可能会带来挑战。层级界限可能会限制性能，除非为设计的每个层级分区建立时序预算。使用RTL分区(也称为手动锁定编译点)时，一些工具能自动设置时序预算。Synplify Pro/Premier 软件还能提供自动编译点，能创建自动分区，比方说通过多处理加速运行速度。预算功能为每个RTL分区建立接口逻辑模型(ILM)，这样软件就能知道如何满足每个分区的时序目标。这样，您可为每个编译点指定一个约束文件，从而覆盖手动锁定编译点自动时序预算。

Synopsy 近期进行的全球用户调查发现，59% 的设计人员认为“设计规范的正确性”是最重要的设计挑战之一。这个挑战会造成设计延期，最坏情况下可能导致设计失败。设计工具必须能尽早捕捉到错误，并就设计工作提供更高的可视化，确保设计规范得到有效验证和修复。这些工具还必须就提出的设计修复方案提供反馈途径。