运用智能的调试和综合技术隔离FPGA设计中的错误

作者：时间：2013-08-09来源：网络收藏

“完整”的系列时钟约束包括在所有正确位置定义时钟并在生成的时钟之间定义关系。有时候，时钟会出于某种原因与真正的源断开关联，例如时钟源和时钟目标端间产生了黑盒，这样会造成顺序组件的时钟缺失或时钟约束放置错误，导致首次时钟转换因为缺少时钟约束而失败。在许多情况下，转换失败是由约束不完整造成的。举例来说，门控逻辑中可能存在一个组合回路，应在时钟转换之前利用异常处理约束将其打破。综合编译阶段之后会提供一个门控时钟报告，告诉您有哪些门控和生成时钟已被转换以及被转换时钟的名称、类型、分组和相关约束。另一个时钟列表则显示的是未转换的时钟，并包含故障信息，用于说明原因。图2 给出了报告实例。

举例来说，如果设计中有黑盒子，您可以在RTL中指定具体的软件命令，用于为自动化门控时钟转换提供辅助。比方说，采用syn_gatedclk_clock_en 指令在黑盒子中指定启用引脚的名称，用syn_gatedclk_clock_en_polarity 指令指出黑盒子上时钟使能端口的极性。每个转换实例和驱动实例的时钟引脚都被赋予一个可搜索的属性，从而能在设计数据库中识别，并提取到定制TLC/Find 脚本生成报告中。

端口不匹配

设计包含公司内外部提供的文件。在设计中进行IP 实例化或预验证分级模块时，经常会出现“端口不匹配”错误，而且难以检测，特别是出现在混合语言设计中更是如此。举例来说，如果顶层VHDL实体“Top”实例化Verilog 模块“sub”，那么顶层VHDL声明sub 有4 位端口，而实际Verilog 模块只有3 位端口。就Synplify Premier 软件而言，会立即将其标记为不匹配，并在单独的日志报告中通过超级链接引用该错误。

视图work.sub.syn_black_box 和视图work.sub.verilog 之间的接口不匹配

细节：

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源视图work.sub.syn_black_box 中的以下位端口在目标视图work.sub.verilog 中不存在。

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Bit Port in1[4]

Bit Port in2[4]

Bit Port dout[4]

多级层次中，如何将不匹配问题追踪到问题模块的RTL定义呢?工具应以某种方式给所有模块实例打标签，比方说采用orig_inst_of 属性。属性的值包括模块的原始RTL名称，可方便地检索至RTL。例如，假设sub_3s 导致端口不匹配错误，那么我们就能用以下TCL命令找回RTL模块的原始名称“sub”：get_prop -prop orig_inst_of {v:sub_3s} 返回值为“sub”。

约束的清除

指定充足且正确的约束将影响到结果质量和功能。约束声明通常应包括三个元素：主时钟和时钟组定义、异步时钟声明、错误和多循环路径声明。

进行综合之前检查约束是一个很好的方法。提供约束查看器的工具能发现语法错误并分析时序约束和实例名称是否适用，警示问题所在。比方说，它会报告通配符扩展后约束如何应用以及在定义时钟约束后产生的时钟关系。它会标出那些由于参数或对象类型无效或不存在而未被应用的时序约束。

进行综合之前，在Synplify Pro/Premier 软件中生成名为projectName_cck.rpt 的约束检查器报告：

Synplify Pro/Premier GUI: Run -> Constraint check

或采用TCL命令：project -run constraint_check

注意，要避免潜在的MetA不稳定性，应运行“异步时钟报告”，提醒您注意那些在一个时钟域启动而在另一个时钟域中结束的路径。

在Synplify Pro/Premier 软件中生成时钟同步报告projectName_async_clk.rpt.csv：

Synplify Pro/Premier GUI：Analysis->Timing Analyst并选择Generate Asynchronous Clock Report 选项。

采用TCL命令： set_option -reporting_async_clock

正确的方法是确保您充分且全面地对设计进行约束，而且不会过度约束(过度会导致运行时间延长，生成关键路径错误报告)。确保您已完全指定多周期和错误路径，并且已为得到的时钟设置了约束(set_multicycle_path,set_false_path)。

缩短调试时间

实施潜在的RTL或约束故障解决方案可能需要好几个小时才能看出结果。我们来看看如何利用分级“分治法”设计方法和“错误继续”功能在单次综合迭代中发现多个错误，从而减少迭代次数。

为缩短运行时间，模块化流程必不可少。这种流程支持设计保存，能锁定已经证明有效的设计部分。支持模块化流程的工具能帮助您在进行综合前创建RTL分区，也就是编译点。一些软件还能帮助设计人员将有故障的设计部分变成黑盒子，彻底将该部分导出并作为独立的设计子项目进行再加工。一旦解决问题，子项目还能够以网表形式通过自下而上的流程或用作为RTL通过自上而下的流程整合回原设计，甚至还能综合利用自上而下和自下而上两种流程。

要集成和调试大型设计，应尽早在设计进程中发现错误的说明。举例来说，“错误继续”功能可提供涉及每个综合通过信息的组合错误报告。“错误继续”能容许非致命的非语法HDL编译问题和某些映射错误，因此设计人员可在每次综合迭代中分析并完成尽可能多的设计内容。为了在带有SynplifyPro/Premier GUI 的Synplify Premier 软件中调用“错误继续”功能，应启用项目视图左侧的Continue-on-Error 选项。

在TCL中：set_option –continue_on_error 1

用属性is_error_blackbox=1 标记故障模块和带接口错误的实例父模块，如图3 所示。