9位100 MSPS流水线结构A／D转换器的设计

片上系统(SoC)需要在单个硅片上实现模／数混合集成。与数字系统工艺兼容、功耗、面积等指标优化的高性能模／数转换器(Analog to Digital Converters，ADC)是片上系统中非常重要的单元，它实现了模拟电路与数字电路之间的联系。流水线结构模／数转换器(Pipelined ADC)是一种研究和应用非常广泛的模／数转换器，其结构本身并非属于基本模／数转换器结构，但在精度、速度及功耗方面相对于其他类型都有很大的改进，是高速高精度领域的主要应用类型之一。本文介绍了流水线A／D转换器的基本原理，并构造了一个三级流水线结构的9位100 MSPS A／D转换器(ADC)，采用Zarlink 0．6μm互补双极工艺模型对电路进行了模拟验证。

1 三级流水线A／D转换器电路设计
使用分级技术是解决高速高分辨率的一种方法。可以使用两级或多级高速、低分辨率子ADC组合起来，形成一个高速高分辨率的流水线ADC。
1．1 三级流水线A／D转换器工作原理
在基本A／D转换结构中，有些具备高速性能，有些具备高精度性能，没有能够同时达到高速高精度的要求。流水线ADC的出现在一定程度上解决了这个难题。流水线结构可以在采样速度和转换精度之间取得较好的平衡。图1是三级流水线ADC的结构。

由图1可知，流水线结构模／数转换器主要是由采样保持器、子ADC、子DAC及减法电路组成。输入模拟信号首先送入第一个采保电路(TH 1)，TH1的输出信号输出给第一个的子ADC(ADC1)和第二个采保电路(TH2)，ADC1将输入信号转换得到高3位数字信号，该高3位数据通过DAC(DA C1)还原成模拟量，再将该模拟量和TH2的输出一同输入到减法电路，并将差值由放大器放大一定倍数，便得到第一级模拟余量信号。此模拟余量将作为第二级转换电路的输入信号。重复上述步骤，得到次3位转换数据，依此类推。
设输入信号为Vin，Vin通过3位ADC产生的数字量为Dm，3位DAC输一模拟量为Vout，则Vin，Dm和Vout的关系由式(1)、(2)决定。

由式(2)可知，3位DAC还原得到的Vout小于等于输入信号Vin，其差值就是包含低位数据位信息的模拟余量。为了使下一单元的ADC得到满幅输入，以降低对子ADC性能的要求，还需将此模拟余量乘以ADC量化单位的倒数，即将此模拟余量放大23倍后再送给下一级子转换器。
1．2 采样保持电路的设计与分析
图2为全差分采样保持电路(T／H电路)的半边电路；图3为该T／H电路控制时钟信号。

当PCLK和NCLK信号为低电平时，T／H电路工作在采样模式，Q5，Q7导通，Q6，Q8截止，A节点电压升高，B节点电压降低，这时Q1～Q4均导通且工作在正向放大区，它们形成一个AB类缓冲器驱动保持电容CH。该输入电路结构具有输入偏置电流小、输入阻抗高、交调失真小的特点。当PCLK和NCLK信号为高电平时，T／H电路工作在保持模式，Q5，Q7截止，Q6，Q8导通，钳位电路(CLAMP)开始作用，使A节点电压钳位在VCH-VthN，使B结点的电压钳位在VCH+VthP(VthN和Vthp分别表示NPN管和PNP管的BE结导通屯压)，也使A，B两节点呈现为低阻抗节点。此时Q1～Q4均截止，故而形成输入信号与保持电容之间的二重隔离，消除保持模式的信号馈通。
RC和CH构成一个低通滤波器，其截止频率会随负载而变化。为克服这一缺点，在输出端设计一个输出缓冲器。采样／保持电路的噪声特性主要来自于Q1～Q4的基极寄生电阻热噪声以及它们的散粒噪声和带宽限制电阻RC热噪声。电路设计时，选用大尺寸的器件来减小基极电阻Rb，使得基极寄生电阻热噪声最小化。将Q3，Q4偏置在较大的静态电流来最小化它们的散粒噪声，同时采样模式动态特性也要求Q3，Q4有大的静态电流，以减小VBE调制的影响。当该T／H电路被偏置在大电流时，它将有大的带宽，因此必须串联电阻RC来限制带宽以滤除高频噪声。大的偏置电流也要在功耗和性能之间进行折衷考虑。