基于DP标准发射端扩频时钟发生器电路设计
电源噪声是造成PLL输出时钟抖动最主要的原因，而锁相环内部最易受噪声影响的模块为压控振荡器(VCO)，本文采用一种高电源噪声抑制、高线性范围的压控振荡器，它通过高电源抑制比的电压调节器对受噪声干扰的外部电源进行预处理，产生稳定的内部电源，从而减小外部电源噪声对VCO核心电路的影响，同时，也改进电压一电流转换(V-IConverter)电路，提高VCO电压频率转换特性的线性范围，减小VCO非线性增益对PLL输出抖动的影响。
4 扩频时钟发生器整体电路仿真
图6、图7分别为输出810 MHz的扩频前后的能谱图，而图8、图9分别是输出1 350 MHz时扩频前后的能谱图。
由图6和图7、图8和图9对比可以看出，扩频后，基频和谐波的能量有一定下降，该设计得到了比较满意的效果。
5 结束语
该设计是一款用于发射端时钟产生的锁相环，其创新点在于：在综合考虑数模混合电路的功耗。性能等方面因素的基础上，对各模块电路进行优化，为电荷泵和压控振荡器提供稳定的电流和电压，且采用三角波调制压控振荡器控制电压的方法对时钟扩频，减小电磁干扰。整体的电路级仿真验证表明，该设计符合DP标准的性能要求。
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