具有抗混叠滤波器和184.32 MSPS采样速率的高性能中

电路功能与优势

图1所示电路是基于超高动态范围差分放大器驱动器ADL5565和11位、200 MSPS四通道中频接收机AD6657A的65 MHz带宽接收机前端。

四阶巴特沃兹抗混叠滤波器基于放大器和中频接收机的性能和接口要求而优化。由滤波器网络和其他阻性元件引起的总插入损耗仅为2.0 dB。总体电路带宽为65 MHz，低通滤波器在190 MHz下具有1 dB带宽，在210 MHz下具有3 dB带宽。通带平坦度为1dB。

该电路专为处理以140 MHz为中心、采样速率为184.32 MSPS的65 MHz带宽中频信号而优化。在65 MHz频段内采用140 MHz模拟输入测得的SNR和SFDR分别为70.1 dBFS和80.9 dBc。

图1：四通道中频接收机前端的单通道（原理示意图：未显示所有连接和去耦）增益、损耗和信号电平10 MHz下测得值

电路描述

图1所示电路接受单端输入并使用宽带宽(3 GHz) M/A-COM ECT1-1-13M 1:1变压器将其转换为差分信号。 ADL5565 6.0 GHz差分放大器采用6 dB增益工作时具有200 Ω的差分输入阻抗，采用12 dB增益工作时为100 Ω，采用15.5 dB增益工作时为67 Ω。

ADL5565是 AD6657A的理想驱动器，通过低通滤波器可在ADC中实现全差分架构，提供良好的高频共模抑制，同时将二阶失真产物降至最低。 ADL5565根据输入连接提供6 dB、12 dB和15.5 dB的增益。此电路中，使用6 dB增益补偿滤波器网络和变压器（约2.1 dB）的插入损耗，从而提供4.0 dB的总信号增益。增益还有助于将放大器的噪声影响降至最低。

AD6657A是一款四通道中频接收机，其中将每个ADC输出从内部连接到数字噪声整形再量化器(NSR)模块。集成NSR电路能够提高奈奎斯特带宽内较小频段的信噪比(SNR)性能。

可以对NSR模块进行编程，以提供采样速率22%、33%或36%的带宽。对于本电路笔记内采用的数据，采样速率为184.32 MSPS，且以下NSR设置适用：

NSR带宽 = 36%

调谐字(TW) = 12

左频带边缘 = 11.06 MHz（输入 = 173.26 MHz）

中心频率 = 44.24 MHz（输入 = 140.08 MHz）

右频带边缘 = 77.41 MHz（输入 = 106.91 MHz）

NSR模块的详细工作原理请参见 AD6657A数据手册。

抗混叠滤波器是采用标准滤波器设计程序（本例中是Agilent ADS）设计的四阶巴特沃兹低通滤波器。选择巴特沃兹滤波器是因为它具有平坦响应。四阶滤波器产生1.03的交流噪声带宽比。

为了实现最佳性能，ADL5565应载入至少200 Ω的净差分负载。20 Ω串联电阻将滤波器电容与放大器输出隔离开，当加入下游阻抗时可产生249 Ω的净负载阻抗。

15 Ω电阻与ADC输入串联，将内部开关瞬变与滤波器和放大器隔离开。110 Ω电阻与ADC并联，用于降低ADC的输入阻抗，使性能更具可预测性。

AD6657A的差分输入阻抗与2.2 pF并联，约为2.4 kΩ。对于该类型的开关电容输入ADC，实部与虚部与输入频率成函数关系；详细分析请参见应用笔记AN-742。

四阶巴特沃兹滤波器采用50 Ω的源阻抗、209 Ω的负载阻抗和190 MHz的3 dB带宽设计而成。滤波器的最终电路值如图1所示。从滤波器程序生成的值如图2所示。为滤波器无源元件选择的值是最接近程序生成值的标准值。ADC的内部2.2 pF电容用作滤波器设计的最终分流电容。

从本设计可以看出，最佳性能的获得有时可以是迭代过程。滤波器程序设计值非常接近最终值，但由于存在一些板寄生电容，滤波器最终值略有不同。图3显示了滤波器的最终设计值。

图

表1总结了系统的测量性能，其中3 dB带宽为210 MHz。网络的总插入损耗约为2 dB。图4所示为最终滤波器电路的带宽响应，图5所示为SNR和SFDR性能。

表1. 电路的测定性能

图

滤波器和接口设计程序

本节介绍放大器/ADC与滤波器接口设计的常用方法。为了实现最佳性能（带宽、SNR、SFDR等），放大器和ADC应对一般电路形成某些设计限制：

放大器应参考数据手册推荐的正确直流负载，以获得最佳性能。

放大器与滤波器的负载间必须使用正确数量的串联电阻。这是为了防止通带内的不良信号尖峰。

ADC的输入应通过外部并联电阻降低，并使用正确串联电阻将ADC与滤波器隔离开。此串联电阻也会减少信号尖峰。

此设计方法倾向于利用大多数高速ADC的相对较高输入阻抗和驱动源的相对较低阻抗，将滤波器的插入损耗降至最低。

电路优化技术和权衡

本接口电路内的参数具有高互动性；因此优化电路的所有关键规格（带宽、带宽平坦度、SNR、SFDR、增益等）几乎不可能。不过，通过变更RA和RKB，可以最大程度地减少通常发生于带宽响应内的信号尖峰。

ADC输入端的串联电阻(RKB)应选择为尽量减少任何残余电荷注入（从ADC内部采样电容）造成的失真。增加此电阻也倾向减少带内的信号尖峰。

不过，增加RKB会增加信号衰减，因此放大器必须驱动更大信号才能填充ADC的输入范围。

优化通带平坦度的另一方法是略微变更滤波器分流电容。

ADC输入端接电阻(2RTADC)通常应选择为使净ADC输入阻抗介于200 Ω和400 Ω之间。降低该电阻可减少ADC输入电容的效应并稳定滤波器设计，但会增加电路的插入损耗。提高该值也会减少信号尖峰。

上述因素的权衡可能有些困难。本设计中，每个参数权重相等；因此所选值代表了所有设计特征的接口性能。某些设计中，可根据系统要求选择不同值，以优化SFDR、SNR或输入驱动电平。

本设计中的SFDR性能取决于两个因素：放大器和ADC接口元件值，如图1所示。表1和图5所示的最终SFDR性能数字是在优化滤波器设计后获得的，考虑了用于滤波器设计的板寄生电容和非理想元件。

该特定设计中可以权衡的另一因素是ADC满量程设置。对于采用本设计获得的数据，满量程ADC差分输入电压设置为1.75 V p-p，它可以优化SFDR。将满量程输入范围更改为2.0 V p-p可稍稍改善SNR，但SFDR性能会略微降低。沿相反方向将满量程输入范围更改为1.5 V p-p可稍稍改善SFDR，但SNR性能会略微降低。

请注意，本设计中的信号与0.1 μF电容进行交流耦合，以阻挡放大器、其端接电阻和ADC输入之间的共模电压。

无源元件和PCB寄生考虑因素

该电路或任何高速电路的性能都高度依赖于适当的PCB布局，包括但不限于电源旁路、受控阻抗线路（如需要）、元件布局、信号布线以及电源层和接地层。高速ADC和放大器PCB布局的详情请参见教程MT-031和MT-101。

低寄生表面贴装电容、电感和电阻应用于滤波器内的无源元件。所选电感来自Coilcraft 0603CS系列。滤波器所用表面贴装电容的稳定性和精度是5%、C0G、0402型。

常见变化

针对需要更少带宽和更低功耗的应用，可使用ADL5562差分放大器。 ADL5562的带宽为3.3 GHz。如需更低的功耗和带宽，还可使用 ADA4950-1。该器件的带宽为1 GHz，仅使用10 mA的电流。

电路评估与测试

此电路使用经过修改的EVAL-CN0259-HSCZ电路板和HSC-ADC-EVALCZ FPGA数据采集板。这两片板具有对接高速连接器，可以快速完成设置并评估电路性能。经过修改的AD6657AEBZ板包含依照本笔记所述进行评估的电路，HSC-ADC-EVALCZ数据采集板配合Visual Analog评估软件和SPI控制器软件使用，以正确控制ADC并采集数据。