便携式电源的工程学设计
低果先摘
一般来说，寻找功率增益的机会应该从最明显或者最容易的地方入手。当功率转换效率介于60%～75%之间时，最大的功率增益首先来自于由线性稳压器向开关稳压器的转换，这将极大地提高系统的整体效率。如今，集成的高效开关稳压器已面市，工程师必须在功率转换之外寻求新的突破。
尺寸、重量、散热与成本都是移动市场的驱动因素，这些因素往往会对决策过程产生影响。目前，电池是系统中的薄弱环节，还无法跟上半导体工艺流程技术的发展速度。随着现代电源能效的不断提高，减少功率损耗的下一个机遇将来自于系统结构本身。最近几年，英特尔和其他CPU制造商逐渐意识到加快CPU的运行速度也许并不是提高性能的最好办法。他们面临的主要问题是处理器的发热量以及外围设备的动态要求。逐步迁移至多核架构，并且提供支持多核的操作系统，将能够实现更为明显的性能增益(同时降低功耗)。
就像CPU的供应商不再通过改变兆赫数字来改进性能一样，移动产品的设计者也应当重新审视相关功能的实现途径。模拟数字转换（ADC）就是这样一个开始在架构方面产生改变的领域。例如，美国国家半导体创造性地采用了集成折叠转换器，不仅极大地提高了运行速度（每秒千兆次采样），而且在运行过程中最大限度地降低了能源消耗。传统的闪存型转换器受到比较器最大集成数量的限制，一个闪存数模转换器中比较器的数量是输出位数的函数（2n位）。例如，一个10位闪存数模转换器将需要1 024个比较器，外加温度计码至格雷码至二进制的转换电路和一个高精度统一梯形电阻分压器。
折叠转换器基于完全不同的设计方法，采用少量的比较器（通常为32～64个），并将输入信号范围进行“折叠”，使之始终处于比较器网络限值之内，如图1所示。此处的技巧是对由折叠过程引入的积分和差分非线性进行补偿。这样的结构代表了解决这种棘手问题的全新思路，并且极大地降低了实现这一功能所需的能源消耗。对于一个每秒千兆次采样的双10位转换器(PowerWise ADC10D1000)来说，这种方法可以将功耗从几十瓦降低至三瓦。这是在便携成像、雷达和软件无线电系统中普遍采用的节约功率的手段。
数字功率架构
在大型ASIC或者SoIC设计中，架构也同样重要。即使在缩减工艺流程的几何尺寸时，CMOS晶体管相关的动态和静态损失也是一个经常遇到的问题。CMOS的能源消耗公式如下：
E=(aCfCLKV2+VILEAK)×tTASK
其中包含了一个与频率相关的动态项和一个静态漏电流项。当工艺尺寸不断缩减时，这两项参数都会出现问题。电容负载和贯穿电流将会减小，但是芯片上的元件数量将会增加，由此造成了每个芯片上面更高的动态功率消耗。由次阈值漏电流、漏源扩展漏电流和电子隧穿引起的静态损失，以及漏极引发势垒下降（DIBL）等短沟道效应日益成为大型数字ASIC设计中的严重问题。
当设计大型数字系统时，必须在整个运行过程中正确地设定时序，包括供给电压、工序和温度波动。这样的设计瓶颈使得功率消耗处于最差的水平，即使在适当的温度或者更快的工序中也是如此，设备仍将消耗同样的能源。一种解决办法是改变设计结构，使其适应于设备的环境。自适应电压调节（AVS）正是实现此目的的一种技术。
AVS集成了一个数字子系统，可以监测设备的运行状况(它与应用数字逻辑同步)，动态调整芯片内部不同电压岛的供给电压。当性能要求发生变化时，芯片内部的AVS逻辑会向外部的功率管理装置发送更新信号，该装置称为能源管理单元EMU，功能是升高或者降低电压岛的供给电压。动态项是供给电压的平方函数，因此可以提供最大的增益改进。即使静态项只是供给电压的线性函数，漏电流的减小仍然可以显著地降低能耗。
出于尽可能节约能源的目的，设计结构再次显现出它的重要性。为了使AVS或者其他电压调整技术最大限度地发挥功效，系统设计者必须重新考虑功能区域的划分，提供彼此分离的电压岛和频率区间。如果已有的设计中利用一个单独的电压源向所有核心逻辑供电，那么新的低功率设计中就应采取多个电压岛，这里的时钟区间将成为动态要求的限制因素。而且，基于较慢时序的原因，这些电压岛可以利用电压调整技术或者简单地采用更低的核心电压。
人们对于便携性的需求越来越高，尤其是在医疗、通信和军事防卫领域。工程师需要考虑功率转换器之外的解决方案，以寻求更大的系统效率增益。从系统架构方面来看，有时采取创新的手段来实现某些功能――特别是当常规的功率转换器效率处于90%以上的水平时，往往可以带来巨大的效率改进。电源技术最终将赶上工艺流程和IC设计方面的技术进展，然而在工程师拥有更高的能源密度之前，系统效率依然是延长工作时间和降低热消耗的解决方案之一。
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