CMOS工艺多功能数字芯片的输出缓冲电路设计

摘要：为了提高数字集成电路芯片的驱动能力，采用优化比例因子的等比缓冲器链方法，通过Hspice软件仿真和版图设计测试，提出了一种基于CSMC 2P2M 0．6μm CMOS工艺的输出缓冲电路设计方案。本文完成了系统的电原理图设计和版图设计，整体电路采用Hspice和CSMC 2P2M的0．6μm CMOS工艺的工艺库(06mixddct02v24)仿真，基于CSMC 2P2M 0．6μm CMOS工艺完成版图设计，并在一款多功能数字芯片上使用，版图面积为1 mm×1 mm，并参与MPW(多项目晶圆)计划流片，流片测试结果表明，在输出负载很大时，本设计能提供足够的驱动电流，同时延迟时间短、并占用版图面积小。
关键词：CMOS工艺；输出缓冲电路；版图设计；MPW计划；在片测试

近年来，CMOS集成电路产业高速发展，在各种消费类电子、家电和汽车产品中越来越多应用到CMOS芯片，但是在电子产品系统的设计过程中，随着CMOS工艺尺寸越来越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。但是，随着工艺的进步和尺寸的减小、芯片集成度的提高、多芯片模块的出现和数据宽度的增加，芯片外部接口上、模块内芯片间的接口和芯片内的总线与时钟树的大电容驱动问题问题变得日益严峻，同时，它还随着日益显著的互联线RLC效应而变得越来越复杂。这个问题引起了缓冲器插入技术和比例缓冲器的大量研究。
对于一个CMOS集成电路芯片来说，对于接到片外的最终输出级电路，需要驱动包括压点、封装管壳以及印刷电路板的寄生电容，这些电容的总和可能达到几十pF甚至上百pF。当一个电路的输出要驱动一个很大的负载电容时，为了保证电路的工作速度，必须使输出级能提供足够大的驱动电流。在一定工艺条件下，要增大驱动电流必须增大MOS管的宽长比，然而输出级MOS管的尺寸增大，又将使前一级电路的负载电容增大，使前一级的延迟时间加长。因此，在驱动很大的负载电容时(不仅针对连接片外的输出级，也包括扇出很大的电路，如时钟发生器电路等)，需要一个设计合理的输出缓冲器，缓冲器要能提供所需要的驱动电流，同时又要使缓冲器的总延迟时间最小。在CMOS集成电路中，一般是用多级反相器构成的反相器链做输出缓冲器。这就是缓冲器插入技术和比例缓冲器的设计问题。
笔者首先介绍等比缓冲器的设计原理，最后基于CSMC2P2M 0．6μm CMOS工艺，针对各种缓冲器链的速度和面积优化情况，提出了一种优化的输出缓冲电路的设计，并应用在一款多功能数字芯片上参与MPW计划流片。仿真和流片测试表明，本设计的输出缓冲电路具有占用面积小、功耗低传输延迟小等优点。

1 等比缓冲器链的设计
1．1 设计原理和优化比例因子
比例缓冲器的两种基本类型是等比和变比缓冲器。Lin在文献中第一次提出了等比缓冲器，其各级反相器与第一级的大小成式(1)中的比例关系。Jaeger在进一步的研究中得出了经典的等比因子，其他一些研究者进一步在最优等比因子中考虑了分开的栅漏电容负载和短路等效电容。Vemurut讨论了变比缓冲器，其各级的比例关系如式(2)所示。

所谓等比缓冲器链，就是使反相器链逐级增大相同的比例，这样每级反相器有近似相同的延迟时间，对减小缓冲器的总延迟时间有利。模拟表明，当反相器输入波形的上升、下降时间与输出波形的上升下降时间基本相等时，反相器的充放电电流为一个三角形波形，电流的峰值就是MOS管的最大饱和电流。如果输入波形的上升、下降时间比输出波形的大，则电流峰值下降，也就是说这种情况下没有发挥出MOS管的最大驱动能力。如果输入波形的上升、下降时间比输出波形的小，则充放电电流波形从三角形变为梯形，这说明充放电时间加长。
考虑一个逐级增大的S倍的反相器链，如图1所示。

以第一级反相器尺寸为单位1，则第二级反相器中NMOS和PMOS的宽度都比第一级增大S倍，第三级比第一级增大S2倍，如此类推，第N级反相器比第一级增大SN-1倍。
如果忽略连线寄生电容和各个节点的PN结电容。则图1的反相器链中有：

这里把C1看作依次增大尺寸的第N+1级反相器的输入电容，因此有：

如果一个反相器驱动一个和它相同的反相器的延迟时间为tp0，则上述反相器链中每级的延迟时间均为Stp0，则总的延迟时间tp为：

如果知道了tp0和Cin以及最终要驱动的负载电容CL，则可以找到一个合适的N值，使输出缓冲器总的延迟时间tp最小。可以得到：

这就是说，如果要使尺寸较小的电路(Cin很小)驱动一个很大的负载电容CL，必须通过一个缓冲器，理想情况下，缓冲器由N级逐级增大e倍的反相器链组成，这样可以使总延迟时间最小。