芯片-封装协同设计进一步发展

  

　　倡导和实现芯片封装协同设计的努力已经持续很多年了。随着90 nm工艺技术逐渐进入量产阶段，芯片与封装的同步设计才开始真正变成现实。这种转变的一个迹象是处于该领域的两家公司，Optimal和Rio Design Automation最近宣布了一项联合开发计划。

　　这项计划的目的是为90 nm节点的协同设计完成框架性工作。两家公司目前提供的设计工具都与其他大规模EDA公司的工具兼容。该项计划的主要驱动力来自于在芯片设计的起始阶段可以并行进行芯片和封装的同步设计。

　　该计划将Rio Design Automation公司的RioMagic工具与Optimal公司的PakSi-E工具联系在一起。在Optimal公司刚刚发布他们的一套系统级封装（SiP）分析工具后的一周，就发表了该项合作声明。

　　RioMagic据称是一套考虑到封装问题的芯片设计软件，可以综合从芯片I/O到封装焊球之间的互连。PakSi-E则可以对封装设计进行三维电磁分析，用来验证或发现可能带来的芯片性能改变。该计划的目标之一是在芯片设计的早期阶段就可以确定芯片的I/O排布，这样可以对整个芯片—封装互连系统的成本和性能进行优化。




　　这些看起来并不是一个巨大的成就，但事实上它确实很重要。由于用于系统级芯片（SoC）的封装通常会有几层，封装的成本可能超过芯片本身，这样对封装设计的优化就显得尤为重要。对I/O（信号、功率和地引脚）排布进行优化的芯片可以采用层数较少的封装基板，这种优化会带来整个系统成本的显著降低。

　　如果在芯片设计流程的起始阶段就确定了I/O排布，封装的设计就可以与芯片的设计平行展开，缩短了产品的设计周期。目前用于SoC的封装设计周期是四到六个星期，这样整个产品的设计周期可以显著缩短。

　　即便优化I/O排布不能得到更可靠或更高性能的封装，该方案仍具有价值。随着IC的时钟速度向吉赫范围发展，保持封装性能的可靠是一项相当艰巨的任务。在这样的时钟速度下，对封装性能的分析—即便只是初步分析—也必须包含对电磁场分布的彻底分析，否则会造成极大偏差。将这类检验一直拖到芯片设计的最后阶段将造成产品上市的延迟。

　　这样的工具对SoC或SiP产品的设计都是很有用的。它可以用来选择SoC还是SiP，由于这种选择需要在产品设计流程的早期就要完成。

　　如果选择SiP方案，那么协同设计就更为关键。在这这种情况下，封装需要把芯片彼此连接，这时封装中的互连与SoC中片上互连的作用是等同的。可以采用多种方法完成这些互连。在某些SiP中，可能采用基板层的走线。而芯片叠层的SiP则采用引线键和将芯片彼此相连，并连接到封装上。在某些情况中，SiP中每个芯片的设计都需要在最初阶段就开始考虑封装的互连。

　　这两个公司计划在未来几个月内发布更多的成果，而实际上需要的进展则更多。IC具有数千个I/O的趋势还会继续发展。例如3D IC和带有埋置无源元件的芯片模块之类的前瞻性技术可能还会需要比协同设计更多的考虑。

　　工业界正处于芯片-封装协同设计这一流程的起始阶段：清楚了需要采用这样的技术并在制造用于协同设计的工具。为了解决更复杂的芯片—封装协同设计问题需要有更多进展，还有更多尚未出现的设计方法需要开发并确定。