赛灵思XtremeDSP开发工具降低功耗

赛灵思XtremeDSP开发工具降低功耗并扩展Virtex-5 DSP应用的性能

AccelDSP及System Generator for DSP 8.2版本工具支持65nm Virtex-5 LX及LXT FPGA

赛灵思公司宣布其8.2 版本的XtremeDSP™开发工具上市。这些工具包括System Generator for DSP及AccelDSP™，其特色在于已优化的DSP支持赛灵思Virtex™-5 LX 和 LXT，它们是业内唯一的65nm FPGA。新版软件工具使那些即使不熟悉FPGA的DSP系统设计工程师及算法开发工程师也能够设计、仿真和验证DSP系统。而且与前一代Virtex-4 LX FPGA相比，新的开发工具可降低功耗达40%，DSP性能提高10%并极大地减少了面积。 

“我们一直致力于为客户提供世界级DSP设计工具及方法，这一战略的实施正为我们的DSP客户带去巨大的利益。”赛灵思公司处理方案部副总裁兼总经理Omid Tahernia说：“System Generator 和AccelDSP开发工具及Virtex-5 FPGA是我们解决方案策略的核心部分。此外，它们提供业内最高DSP性能、最低DSP功耗及最小的面积，开发时间比传统的RTL设计方法缩短5到30倍。我们正帮助客户在他们的市场上获得重大的竞争优势。”

    除了支持Virtex-5 LX 及 LXT FPGA之外，8.2版本的AccelDSP及System Generator也支持赛灵思的较低成本Spartan-3E FPGA产品系列。这些FPGA比较适用于像宽带接入及家庭联网这样的成本敏感型应用。这些应用不仅需要XtremeDSP技术的并行处理能力，而且需要最低的逻辑成本，以便集成像接口、外围设备及控制逻辑这样的附加系统功能。

System Generator for DSP 8.2版工具

新型8.2版本System Generator使DSP系统和算法开发商—不用写VHDL或Verilog编程—就能够利用来自MathWorks的MATLAB 及 Simulink 来开发他们的设计。一旦浮点建模完成，设计工程师采用赛灵思的比特及周期精确工具箱对其进行量化并自动生成HDL/RTL、用于赛灵思FPGA的网表或完整的比特流，包括新的Virtex-5 LX 和 LXT器件。最后，设计工程师在Simulink环境内采用高带宽硬件在环仿真来验证并调试实际FPGA上的设计。这次发布的新品是FIR Compiler 2.0。这种参数化FIR滤波器编译器通过添加用于多速率滤波器的对称系数优化来扩展了以前的版本，从而把DSP48资源减少达50%。

AccelDSP 8.2工具

AccelDSP是业内使DSP设计工程师采用MATLAB开发算法并把它们综合到RTL之中的唯一工具。该工具使提供定点MATLAB及C/C++仿真模型两者的自动浮点到定点生成成为可能。它也能提供算法探索，从而让工程师在采样率、性能及面积之间进行折衷，并提供自动化测试基准生成。一旦采用AccelDSP 工具生成RTL，System Generator库模块可被创建以集成到更大的系统之中。新发布的8.2版本包含AccelWare™ 算法 IP。

此外，当单独采购时，针对AccelDSP的新定价和封装使工具成本节省了50%；当作为完整的基于模型的设计软件封装的一部分采购时，工具成本节省了60%。

关于Virtex-5

Virtex-5 LX 及 LXT FPGA是全球首批上市的65nm FPGA，也是不断拓展的赛灵思XtremeDSP器件产品线中的最新成员。它们是开发也需要大量逻辑资源的高性能DSP应用的理想选择，以便集成用于诸如高清晰度H.264编码器运动估值电路这样的高速I/O功能。其特色在于具有多达192个专用DSP48E逻辑片 (每一片含有一个18x25的乘法器和一个48位加法器)，这些逻辑片能以高达550 MHz的速度运行并且每100 MHz的动态功耗仅为1.38mW，Virtex-5 FPGA十分适用于作为ASIC的替代或DSP协处理器。DSP48E逻辑片形成了许多高性能DSP应用的核心，这是因为它们能够被连接起来以开发高度并行的DSP数据路径。Virtex-5 LXT FPGA在业内首次集成了低功耗串行收发器、内置PCI Express®端点块及以太网媒体接入控制器模块。