3D IC内埋式基板技术的杀手级应用分析

　　台湾为全球封测产业重镇，日月光、矽品、力成与南茂等在全球封测代工市占率高达56%，SEMI指出，预估2013年台湾封装材料市场达59.3亿美元。ITIS预估3DIC相关材料/基板至2016年达到18亿美元;Yole指出，矽或玻璃材料的2.5D中介板市场在2017年达到16亿美元，而使用3DIC+TSV技术的产品，涵盖从记忆体晶片、逻辑晶片、CMOS影像感测晶片、整合MEMS微机电速度/惯性感测晶片等，将从2011年27亿美元成长到2017年400亿美元...

　　异质性3DIC仍面临量产门槛

　　虽然3DIC+TSV的立体化堆叠技术，能够以最小面积增加晶片的密集度，减低成本与缩小产品尺寸，进而可改善晶片的性能与可靠度，三星也率先导入同质性3DIC堆叠的NANDFlash快闪记忆体、DDR3记忆体，以及桌上型、笔记型电脑专用的堆叠式WideI/ODRAM晶片。高通(Qualcomm)、博通(BroadComm)等IC设计业者也已导入3DTSV技术来设计下一代更高密集度的IC。

　　2.5D技术已广泛应用到CPU/GPU/FPGA等逻辑运算晶片。IBM/AMD 2.5D/3DIC技术将进一步驱动DRAM、CIS、RF、LED、光电元件等异质性整合的应用。Yole国际半导体协会(SEMI)持续进行3DTSV计划，邀集惠普(HP)、IBM、英特尔(Intel)、三星(Samsung)、高通(Qualcomm)、台积电(TSMC)、联电(UMC)、Hynix、Atotech、日月光(ASE)、意法(ST)、三星(Samsung)、美光(Micron)、格罗方德(GlobalFoundries)、NEXX、FRMC等业界，积极投入3DIC的研发生产，并建构规格明确的3D产业链生态。

　　目前3DIC的整合应用，仍属于相同制程、同质性晶片(Homogenuous)整合，像是都是DRAM、NANDFlash裸晶，或多核心微处理器。IEK预期今年(2013)起，采同质堆叠的DRAM、NANDFlash等3DIC可望开始进入量产。至于要针对逻辑晶片(Logic)、记忆体晶片(DRAM)、射频IC(RF)、功率放大器(PA)、光电转换晶片等异质性整合，则因为功耗、封装材料系数等技术问题的限制尚待克服。

　　2.5D中介技术先行FPGA、GPU/APU抢先导入量产

　　前面提到，3DIC应用在异质性整合(HetergeneousIntegrated)，将各种不同逻辑制程、操作特性的矽裸晶片堆叠起来，利用TSV(矽钻孔)技术进行晶片互连，但是将不同制程、不同种类晶片进行堆叠时，功耗与散热问题将有需要特别处理。

　　若只叠上一颗1V电压、2W功耗的DRAM晶片，启动电流约两安培，若上面再叠上一个2GHz、多核心处理器CPU或图形处理器(GPU)，动辄需要数十瓦甚至超过百瓦，光启动电流可能高达几十安培，几乎要用到汽车级用蓄电池才能应付，这种晶片对于设计行动可携装置而言是致命伤;而且在如此有限的密集面积内供应大电流，对供电线路的布线设计、功率晶片的选择是技术挑战，甚至电流本身就是影响线路效能与稳定性的最大干扰源。

　　高频运作的CPU、GPU晶片，通常可耐热到120度，但DRAM、NANDFlash裸晶超过85°C以上时，其刷新机制、储存耐受度就会出现异常，若将CPU与DRAM、NANDFlash叠加在一起，CPU的高热会影响到DRAM、NANDFlash;另外像光电转换装置，温度达到80°C以上时运作稳定度会大幅降低。还有不同种类的裸晶材料，堆叠在一起时，得考虑不同热膨胀系数所造成封装机构上的热应力效应，甚至过热时会导致堆叠晶片层的变形甚至锡裂。如何妥善安排这些温度特性不同的晶片堆叠次序，散热时不会相互影响，是相当严苛的技术挑战。这也就是目前已量产的3DIC，优先出现在低功耗的DRAM、NANDFlash等同质性堆叠产品的原因。

　　2.5DIC(或2.5DInterposer)技术最早由封测厂龙头日月光(ASE)所提出，后来亦成为半导体业界遵循的术语。其方式是让各种不同制程/工作特性的裸晶，不再相互堆叠，而是采取彼此平行紧密排列，放置在玻璃或矽基材料的Interposer(中介层)上面进行连结，往下再连接到PCB电路板，缩短讯号的延迟时间、提升整体系统效能;每个平行并排的裸晶，可以单独测试后再进行并排穿孔、构装，不需经过热/电磁辐射测试，只要放置在中介板(Interposer)封装后再经过一次整体整合测试即可。若进行3DIC堆叠时，必须再针对堆叠中的每一层进行热/电磁测试;其中一个裸晶有问题，整个3DIC堆叠装置就得报销。

　　2.5DIC被半导体产业视为过渡到未来3DIC的中介技术，除了借助Interposer来扮演晶片之间的沟通桥梁之外，在裸晶与Interposer的组合与材料特性、热应力等问题也必须加以留意。相较于3DIC，2.5DIC技术瓶颈较低，所使用的矽中介层电路板(SIInterposer)，一般不需要像处理器晶片那样使用到40nm甚至28nm先进制程，制造成本得以降低。

　　以Xilinx2.5D的FPGA处理器晶片为例，28/40nm的FPGA裸晶片并排后，安置于65nm的矽中介板，比起以往用40nm甚至28nm的SOC制程总成本还要低廉。因此，2.5DIC的应用领域并不局限于记忆体晶片，FPGA、CPU、GPU等高性能、高整合度的逻辑运算晶片，已经开始应用2.5DInterposer技术。

　　2.5D/3DIC的杀手级应用

　　将2.5DIC概念发挥并导入量产的半导体业者，以可程式逻辑闸阵列(FPGA)大厂赛灵思(Xilinx)与Altera为代表。两家均采用台积电的CoWos(ChiponWaferonSubstrate)的2.5DIC技术。像Xilinx的Virtex-72000TFPGA晶片，以28nm裸晶紧密并排，裸晶底下微凸块连接到一个65nm制程的矽中介板(Siinterposer)后，以矽钻孔(TSV)技术连接到锡球，再透过锡球连接到下方的PCB板。

　　另外，在IBMPower8处理器、英特尔(Intel)的第四代Corei处理器(Haswell)所搭配的IntelIrisPro5200(GT3e)图形晶片，以及拿下SONYPlaySation4游戏机订单的超微(AMD)半订制化的八核心APU，也会使用到2.5DIC封装技术。

　　至于3DIC部份，除了同质性堆叠的DRAM晶片(WideI/O)、NANDFlash晶片已经使用以外，Altera最近公布下一代20nmFPGA产品，将使用台积电下一代20nm制程加上3DIC异质性整合推叠技术，整合两组以上FPGA裸晶、ARM多核心处理器晶片、用户可订制HardCopyASIC晶片、精度可调DSP数位讯号处理器、以及多层堆叠的MemoryCube记忆体晶片。

　　台湾为全球封测产业重镇，日月光、矽品、力成与南茂等在全球封测代工市占率高达56%，也是3DIC产业链中的最后一哩关键。日月光(ASE)采用SEMI规范平台的3DS-IC标准，并与DesignHouse、Foundry积极合作，完成DietoDie、DietoSiP叠合互连规范，及3D堆叠、计量与封装信赖度确认;在Foundry、Memoryhouse与封测厂之间3D载板、夹具、握持程序，以及参与TSV晶圆、JEDECJC-11WideI/O记忆体堆叠方式，与3DQA品保等的相关规范。

　　另外，台积电也推出2.5D/3DIC结构的CoWoS(ChiponWaferonSubstrate)整合生产技术，提供包含TSV/3D、各种凸块材料的植球技术、矽中介层(Si-Interposer)以及各种次系统整合等一站式购足服务。同时持续投资2.5D/3DIC技术，加速EDA、IP、测试、设备、矽晶圆供应商与封装厂整个产业链导入速度。联电则与下游封测厂寻开放产业模式(OpenEcosystemModel)发展3DIC技术。

　　工研院IEK指出，3DIC技术在2010前就已导入NANDFlash与DRAM等记忆体储存晶片，从2010年以后，更导入CIS(CMOS影像感测器)、MEMS(微机电)元件的量产，还有功率放大晶片(PA)、LED照明晶片的封装、光电转换元件的封装等应用。2013年预计同质性多层堆叠的MemoryCube、WideI/ODRAM即将量产;而整合多核CPU、FPGA、ASIC、记忆体、光电元件的异质性3DIC(Heterogeneous3DIC)，预期2014~2015年间将会导入实际量产阶段。