万能时钟发生器板的设计

本文描述了一个精密时钟发生器电路板的设计，该设计可在一些电信或数据通信专门实验室测试工作中用作波形发生器。该时钟发生器输出一组固定频率的时钟，使用一个外部同步时钟参考作为输入。

设计的核心是U1，即ZL30407光同步网络/同步数字系列(Sonet/SDH)网络元件PLL(见图1)。ZL30407将产生一组同步到20MHz输入主时钟的SONET和PDH时钟。当与Stratum 3或更高质量的主时钟耦合时，其输出将满足Stratum 3E漂移精度要求。

ZL30407可通过DIP开关配置为运行于硬件模式，还可以对该器件输出时钟小频率偏移进行编程。为此，器件必须工作在软件模式。软件模式操作需要使用一个外部控制器，该控制器通过8位并行端口来读和写内部设备寄存器。例如，ZL30407微端口接口可用于与IEEE 1284 PC打印机端口(U12)和CPLD(U13)连接，以实现端口接口逻辑。

一个峰峰值大约为1V的10MHz正弦同步参考输入，通过比较器(U2)转换成CMOS方波时钟，然后通过时钟倍频器(U3)使频率加倍。多时钟发生器板可以通与另一块电路板的Syncout输出连接并作为该板的20MHz输入，而相互同步。

ZL30406 PLL(U4)用作抖动滤波器，以净化选定的输入时钟。一个额外的时钟缓冲器(U5)用于在本地 TCXO(Y1)和外部同步参考之间选择一个作为主电路板时钟。为使 ZL30406 VCO的频率以20MHz为中心，外部电阻必须采用数据表单指导准则中给出的阻值。

ZL30407有12个输出时钟，图中电路中显示了其中5个。CMOS 输出包括19.44MHz、8kHz帧脉冲、2.048 MHz 和1.544 MHz输出。输出时钟引脚到扇出缓冲器 (U7、U8、U9和U10)以及连接器的分配没有特定限制，只要适合目标应用即可。每个时钟均进行了缓冲，以提供一定的扇出和到同轴连接器的电缆驱动能力。

第二个ZL30406(U6)将C19o的一个输出时钟转换为抖动很低的差分CML输出时钟，可选择四种倍频(19.44 MHz、38.88MHz、77.76MHz和155.52MHz)。U11是一个可通过硬件配置的差分时钟分频器，可通过DIP开关进行编程，以便对ZL30407芯片的155MHz LVDS输出时钟进行1、2、4、8或16分频。

图1：这个精密时钟发生器电路板采用ZL30407 SONET/SDH网络元件PLL。

每个输出时钟均进行了抖动测量，以验证设计的性能。总之，观测到的时钟抖动符合ZL30407和ZL30406器件的技术规格。ZL30406输出的RMS抖动为2ps到8ps，这与使用12KHz～20MHz的测量带宽在一个质量良好的函数发生器的输出上测得的结果相当接近。

图2：ZL30406的155MHz CML输出时钟的相位噪声与在质量良好的函数发生器的输出上测得的结果相当。

图2显示了ZL30406(U6)的155MHz CML输出时钟的相位噪声图。ZL30406 PLL环路滤波器带宽配置为14kHz。