无线SoC的信号完整性分析

廉价消费类无线设备日益增多的功能要求更高的集成度。大型数字IP，如微处理器、数字信号处理器(DSP)或加密引擎，需要与“电源控制、数据转换”等模拟模块和“LNA、VCO、混频器”等射频(RF)模块整合在一起。前者作为入侵源，会产生大量干扰噪声，并散布到整个系统中，最终降低那些最敏感电路(受害者)的操作性能。

整个电气信号完整性(ESI)机制是相当复杂的，它通过电压降、串话和时延影响数字电路工作，同时也会影响模拟电路和射频电路性能。至于后者，影响会更复杂，因为非常小的噪声电平会随时产生戏剧性的影响，而且不仅是伴随在像数字领域中发生的特殊信号转换旁。

总之，影响模拟和射频电路的噪声是由高频运行大电子信号的电路引起的。这些入侵者可以是从电源吸取大量电流的数字、模拟或射频电路的任何组合，由于各种物理互连和封装寄生效应的存在而导致相当大的电源反弹。如图1所示，这些寄生效应也能防止悉数收集来自入侵者到片外电路的所有噪声，剩余噪声将通过衬底、互连和封装参数进行传播。噪声注入会发生在各种传导机制上，如衬底偏置连接、来自源-漏结点的电容或金属电容以及完好衬底结点。通过整个系统散布的噪声在通过从互连与封装耦合至RLC寄生效应的RC衬底发送时可以得到进一步滤波。

在应对ESI对模拟和射频受害者影响的所有挑战中，噪声产生和注入的建模难度最大。关键是要同时在时域和频域收集许多电源和衬底电流。图2给出了一个最简单的可能单元例子：CMOS缓冲器。这里得到的结果是一套具体的输入偏移率和输出负载条件。在实际应用中需要在各种操作设置情况下对标准库中每个单元的所有系列品种进行建模。

一方面，目前主流EDA流程(如ECSM)中提供的现成噪声模型只能处理时域中的电源噪声。另一方面，最近考虑模拟/射频影响的公开评论都集中在衬底噪声建模，但并不兼容商用软件的要求。

另外，互连并非主导因素，只是串话媒介，与纯数字应用是不同的。从图3在各种衬底类型情况下做的噪声传播仿真可以看出，对模拟和射频应用而言，在1GHz以上通过互连和封装的容性和感性耦合相当重要。

另外，干扰噪声对模拟和射频受害者的影响不只局限于时延，还有从不良偏置到全部性能参数劣化的各种可能，例如LNA噪声指数、VCO上的相位噪声和尖脉冲等，它们要求在时域和频域都建立噪声模型。

图1. 包含ESI机制的无线系统。

图2. 被数字缓冲器注入噪声的例子：(a)输入和输出电压，(b)供电电流和(c)大电流。

图3. 仿真结果显示了噪声通过(a)标准CMOS工艺和(b)非常高阻抗衬底的衬底、互连和封装传播的结果。

衬底、互连和封装寄生效应的影响分别取决于采用的制造技术、与所用标准单元相关的设计风格以及系统目标要求，因此更是增加了复杂性。

目前为止只有一个专用软件平台有助于高效地解决ESI问题，它能在设计流程中尽早发现系统弱点，并确定最合适的解决方案。

用于ESI分析的EDA解决方案

现对ESI方面的EDA解决方案的高级别要求总结如下：1)能够建模任何硅片和封装制造技术；2)能对标准单元库进行预表征；3)从早期底层规划到最终版图验证能够统一建模技术以处理复杂IP和整个系统；4)无缝集成进大多数流行的设计流程。

对此，Coupling Wave Solutions(CWS)公司的答案是称为WaveIntegrityTM的软件平台。如图4所示，组成这个平台的所有四款工具都是基于公共抽取和分析引擎。专用于表征制造数据的WaveMapperTM可以抽取必要的参数以精确地建模衬底和互连寄生效应。

图4. CWS工具可以解决无线系统中的ESI问题。

WaveLibrarian能够自动处理标准单元、内核和I/O单元库并产生紧凑的私有模型，同时将ESI增加到现有的单元描述集中。WaveModeler是一种IP模块建模工具，允许IP提供商在不透露他们知识产权的核心内容情况下交流ESI参数。WaveAnalyst是一款调查解决方案，有助于设计师在从RTL到最终版图验证的整个过程中分析和增强复杂系统和IP模块的鲁棒性。

数据准备

为了提高性能和容量，设计师应该使用WaveMapper和WaveLibrarian收集那些驱动噪声注入和传播的最重要特征参数。每个过程都要运行WaveMapper一次，以便抽取2.5D抽取引擎必需的衬底和互连特征参数。除了这种预处理能显著加快抽取速度外，技术映射图还能更好地保护对商用非常敏感的代工厂IP，因为它可以将掺杂规范压缩成可防止反向工程的信息。

WaveLibrarian自动读取行为和Spice描述以及标准单元的抽象和全部版图，并计算出私有的ESI宏模型。这包括了电源和衬底资源形式的噪声贡献，以及提供所有资源与外围单元之间链路的无源RC模型。

在表征过程中可以收集到许多噪声指数。为了加快系统级分析，同时限制最终数据库的大小，这些数据可以聚集起来形成一套简化的等效谐波，如图6所示，并被最终存储，从而允许在复杂IP或完全系统分析期间在时域和频域中进行高效重构。

图5. WaveLibrarian抽取简单标准单元的噪声模型。

图6. 使用CWS后处理GUI可以观察到WaveLibrarian抽取的电源噪声。

对每个单元来说，通过改变输入向量、输入斜率和输出负载可穷尽注入条件。在所有仿真结束时，可以用私有算法确定最坏、最差的注入指数以及典型的统计行为。

完整系统噪声建模

从设计流程早期到最终版图，建模噪声发生遇到的最大挑战是有效细节的变化等级。最详细的数据只能在最终阶段获得，此时可以访问到许多信息--完成最终布局布线的物理版图、通过各种标准格式(GDSII，DEF，LEF，SPEF，DSPF)的信号延时和门负载等。

相反，在进入物理系统组装之前，有效信息仅限于近似的门数量和估计面积，以及电源和时钟域分配。为了克服这个阶段详细信息的缺乏，需要利用特殊算法提供这些条件下的噪声估计。

当然，就像图7中描述的那样，精度等级会不断变化，只有当最终版图确定时才能达到最佳模型。例如，在最终版图完成前不可能评估实际的工作状态(延时，门负载)。即使在流程的更早时候，详细网表也是无法确知的，因而增加了由特殊IP模块注入的噪声的不确定性。因此需要利用特殊方法来克服流程早期提供的有限精度。

图7. 噪声估计挑战：具体的演变级别影响着精度。

在系统噪声模型方面，CWS的策略是利用预表征化标准单元数据提出独立于提供细节等级的三个噪声术语：最差、典型和最好噪声指数。这要感谢常用技术集在整个流程中的应用，最差和最好情况估计在物理描述接近最终版图时会合并到一起。

CWS噪声建模算法充分利用了可能从已有设计抽取的统计信息(典型的单元利用率、统计时延和负载分配等)。然后当细节公开时，估计就可以用实际数据代替，整个系统描述可以用相同的技术加以处理。这种方法可以确保最坏和最佳情况合并成只能在最终版图后获得的典型噪声。

这种方法可以使噪声估计远在在物理实现之前进行，从而有助于作出重要的决定。事实上，如果最坏情况的噪声分析不会引起任何ESI问题，那么后继工作将是安全的，也很可能表示首个硅片不存在串话。相反，如果最好情况估计引起了潜在干扰，对物理实现的实施风险将特别大，需要采取严格的纠正措施，并有可能引发封装、架构等高层选择。

整合了产生和传播建模的分析结果

传播模型是根据版图描述自动运算的。整合了衬底、互连和封装的自发和交互RLC寄生效应的结果网表可以用图8描述的专用可视工具开发出来。

图8. 使用WaveIntegrity图形化后处理器可以发现(a)互连和衬底形状以及(b)传播网表(b)。

图9. 使用WaveIntegrity浏览器可以看到时域和频域中的干扰噪声。

分割功能和噪声分析以提高返工效率

过去，在任何解决方案可用之前，与混合数字/模块/射频系统中干扰相关的所有故障都是通过测量检测到的；而且发现和修复这些问题很靠不住。早期噪声估计也不是总能阻止从最终版图回到功能性重新设计的反复。因为功能仿真器缺少到达受害者模块的实际噪声描述，因此设计返工将不可避免地在包含功能和物理实现的冗长繁复再设计环上发生(见图10(a))。

图10. 当噪声分析结构被反馈到功能仿真(b)时，冗长繁复的再设计环路(a)可被限制于分开的功能和ESI验证。

CWS提供的解决方案旨在主流功能性仿真器(如Eldo、EldoRF、Spectre等)中实现ESI分析期间计算出的噪声指数的自动反馈。作为结果，现在就可以评估受害者对实际噪声的免疫能力。现有电路设计技术也能在功能实现期间更有效地加以运用，并达到最可能的噪声余量。如图10(b)中的照片所示，物理实现环路就有极大的机会成功完成ESI分析。

另外，WaveIntegrity集成了校正机制，可以改进硅片发生故障后的高层噪声估计。这一功能也是方便调查、提高解决方案解决大多数ESI难题效率的另一重要因素。作为自动化后向注释的一个应用例子，图11给出了对LC-tank VCO上产生的寄生噪声尖峰的仿真结果。

图11. 这是在LC-tank VCO的功能验证期间对WaveIntegrity仿真过的噪声进行自动化回注的例子。

调查和修复ESI故障

检测ESI问题很关键，但还不够。无论何时用WaveAnalyst监视的干扰噪声和/或功能仿真中的回注(back-annotation)展示出不可接受的电子行为时，设计师将面临艰巨的调查挑战。

一方面是使用后向注释提高受害者对回注干扰噪声的免疫力。另一方面是减少噪声产生和传播。在WaveAnalyst中有多个专用后处理引擎，因此这种调查过程非常有用。图8所示的图形化开发工具可以帮助设计师图示传播形状，并开发寄生网表。这有助于解决最明显的设计错误，如隔离结构的错误连接(开路、与噪声互连的短路)以及电源栅格问题。

另外，还可以为每个监视节点产生主要入侵者的一个列表，它们以影响程度递降的顺序排列。有了这个清单后，设计师就可以确定影响必须被降低的有限噪声注入电路。可以利用各种已知的设计技术达到这一目的，如选择低噪声替代品，使用独立的电源，放宽时钟要求等。

最后但并不是最不重要的一点是，如果上述解决方案全都用过后噪声减少得还不够，就要分析从单个噪声源到指定监视节点的转移函数，并确定最有效的纠正措施：增加/修改保护环，使用制造特性(三阱)。当所有上述技术都失败时，可以认为系统如果不做大的变化是不可行的，比如可以选择更昂贵的封装，或开始系统和架构的重新设计。

调查、修复和验证

不幸的是在生产和测试完成几个月后会在实际硅片上发生这个例子。图12(a)给出了在测试实验室发现的问题总结。

如图12(b)所示的那样，在建模和分析这个设计后的WaveAnalyst输出正确抓住了测量数据引起的隔离问题。在运行RedHat Entreprise Linux 3.0、时钟频率为3GHz的P4处理器和2Gb RAM的PC机上分析时间为22分钟。接下来可以用WaveIntegrity后处理工具对故障作进一步调查。在这种特殊情况下，传播形状的可视化提供了快速清晰的解释，如图13所描述的那样。

图13. 在仿真中出现的额外噪声可以通过将受害电路的地与内部焊盘环短路而再现。

在这个图形化帮助工具中，可以看到带不同颜色的每个电源域。与认为衬底是理想的传统电路抽取器相反，只有两个互连图形之间存在金属连接时这两个互连图形才从属于相同的电源网络。因此，如果电源是通过不同焊盘送上芯片的，那么用于偏置特殊单元衬底的金属形状与用于偏置保护环的金属形状将被认为是不同的网络(即使这两个信号可能在片外连接到同一电位)。

在我们的实际例子中，非常奇怪的是可以观察到内部焊盘环和隔离偏置共用相同的颜色。事实上，内部焊盘环用于反馈所有的ESD结构，并承载显著的噪声电平。将这个网络与隔离结构连接在一起会引起许多问题，而不是提高免疫力。

在WaveIntegrity提供解释后，设计就能得到纠正，再用另外20分钟分析时间就可验证隔离电路被恢复到了期望水平，如图14所示。

图14. 在完成WaveIntegrity指导的设计纠正后，新的分析确认受害电路已得到正确隔离。

结论

在相同裸片上或相同封装中组装射频和/或模拟电路时，由于大型数字处理功能等固有噪声模块引起的电气信号完整性(ESI)问题是相当复杂的。问题将经过许多设计阶段，而并不局限于最终的物理实现，因此需要牵涉到众多不同专业水平(系统和模块级的模拟、射频和数字专业知识)的设计师。

总之，WaveIntegrity中的许多后分析工具提供了强大的指南功能，可以在进入成本高昂的生产阶段之前通过高效的假设分析完成ESI问题的检测、修复和确认。工具所具备的自动化程度允许任何设计师都能达到很快的速度，即使他们的专业知识非常有限。另外，在功能仿真中提供的干扰噪声的自动回注提供了数字、模拟和射频设计师之间非常便捷(和受欢迎)的交流通道。